JPS6151700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体記憶技術さらには半導体記憶装置に
おけるテスト技術に関し、例えば随時読出し書込み可能
な半導体記憶装置にテストを容易にする機能を持たせる
場合に利用して有効な技術に関する。　　２ ［背景技術］ ＲＡＭ　（ランダム・アク、セス・メモリ）のような半
導体記憶装置（以下半導体メモリと称する）はメモリア
レイ内に１ビツトでも不良セルがあると欠陥品となる。

そのため、１ビツトずつデータを読み出したりあるいは
書き込んだりするようにされた半導体メモリにおける製
品の良品、不良品を検出するだめのテスティングは、ア
ドレスを変化させながらメモリアレイ内の全メモリセル
を１ビットずつアクセスして、そのとき出力ピンからの
出力される信号を読み取って良否の判定を行なう必要が
ある。

しかも、半導体メモリでは、全ビットを単に一つずつア
クセスして判定しただけでは不充分である。すなわち、
複数個のメモリセルがマトリックス状に配設されてなる
メモリアレイ内の−っのメモリセルのデータが、隣接す
る行もしくは列のメモリセルのアクセスによって変化さ
れてしまうことがある。そこで、このような１ビツト構
成の半導体メモリにおいて完全な良否判定を行なうため
、各ビットそれぞれについての書込み読出しを行なうテ
ストのほか、他のすべてのビットとの関連でアクセスを
行なうギヤロッピングと呼ばれるテスト等が行なわれる
。このようなギヤロッピング・テストでは、メモリアレ
イのビット数をＮとすると、Ｎ２回のアクセスが必要と
なる。

しかるに、半導体メモリは近年ますます大容量化されて
きているため、メモリ容量の増大に伴ない完全な良否判
定を行なうのに必要なテスト時間は指数関数的に増大し
てしまう、その結果、一つの製品に与えられる良否判定
のテスト時間が制限きれる場合には、与えられた時間内
に実行できるテストパターンが相対的に減少されてしま
い、不良品の検出率が低下するという問題点がある。

そこで、本出願人は、先にメモリアレイを複数のマット
に分割して構成するとともに、各メモリマットごとに出
力観測用のパッドを設け、かつ全メモリマットを同時に
アクセスできるようにすることにより、１ビツト構成の
メモリにおいて、複数ビットのメモリセルの出力を同時
に見ることができるようにして、大容量のメモリにおけ
るテスト時間を短縮させ、もしくは不良品の検出率を向
上させることができるようにした半導体記憶装置に関す
る発明を提案した（特願昭５８−１２３２７２号）。

しかしながら、上記先願発明にあっては、テスト出力観
測用のパッドを新たに設けているため、その分チップサ
イズが大型化してしまうという不都合がある。

Ｃ発明の目的コ この発明の目的は、半導体メモリにおいて、チップサイ
ズをあまり増大させることなく、良好な良否判定を行な
うのに必要なテスト時間を短縮させ、もしくは不良品の
検出率を向上させることができるようにすることにある
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリアレイを複数のマット（例えば４マツ
ト）に分割し、各マットに対応して共通入出力信号線と
メインアンプを設けるとともに、テスト時に各マットの
同一のアドレス位置から読み出されたデータの論理積を
とるような論理ゲート回路を設け、この論理ゲート回路
の出力に基づいゼ出力バッファを動作させるようにする
ことによって、例えば各マットの同一アドレス位置に同
じデータを書き込んでこれを同時に読み出したときに、
それらがすべて一致すると、そのデータに対応してＩＩ
　ｌ　″もしくは＃　ＯＩｔのデータが出力され、一致
しないときは出力がハイ・インピーダンスにされるよう
にし、これによって１ビツト構成の半導体メモリにおい
て４ビット同時にデータの判定を行なえるようにして、
テスト時間を短縮させ。

もしくは不良品の演出率を向上させるという上記目的を
達成するものである。

［実施例］ 第１図は、−例として本発明を２５６ｋＸ１ビツト構成
のＲＡＭに適用したものを示す。図面に機能ブロックで
示されている各回路はシリコンのような一つの半導体基
板上に形成される。

図において、１は２５６にビットのメモリセルからなる
メモリアレイで、こりメモリアレイ１は、特に制限され
ないが、６４にビットのメモリセルがそれぞれマトリッ
クス状に配設されてなる４個のメモリマットｌａ、Ｌｂ
、ｌｃ、Ｌｄに分割して構成されている。

上記メモリマット１ａ〜１ｄのうち、１ａと１ｂはＸデ
コーダ２ａを挟んで対称的に、またメモリマット１ｃと
１ｄはＸデコーダ２ｂを挟んで対称的に配設されている
。また、上記各メモリマット１ａ〜１ｄの一側にはそれ
ぞれカラムスイッチ回路３８〜３ｄが配設されている。

４はアドレスバッファ回路で、このアドレスバッファ回
路４には、外部からアドレスマルチプレクス方式で２回
に分けて与えられるＸ系のアドレス信号ＡｘとＹ系のア
ドレス信号Ａｙが入力され、適当な内部アドレス信号ａ
ｘ、丁Ｔおよびａｉｒ丁■が形成される。この内部アド
レス信号ａｘ。

ｒマが上記Ｘデコーダ２ａ、２ｂに供給されると、Ｘデ
コーダ２ａによってメモリマットｌａ、ｌｂ内の対応す
る一本のワード線がそれぞれ選択ルベルにされ、また、
Ｘデコーダ２ｂによってメモリマットｌｃ、ｌｄ内の対
応する一本のワード線がそれぞれ選択レベルにされる。

一方、上記内部アドレス信号ａＹｔａ’／はＹデコーダ
５に供給されて、Ｙデコーダ５が上記各カラムスイッチ
回路３ａ〜３ｄ内の対応するカラムスイッチをオンさせ
て、一対のデータ線を選択するようにされている。

さらに、この実施例では、各メモリマット１８〜１ｄご
とに共通入出力信号線としてのコモン入出力線Ｉ１０□
〜Ｉ　／　Ｏ４が設けられており、上記カラムスイッチ
回路３ａ〜３ｄによって各メモリマットごとに選択され
たデータ線対が上記コモン入出力線ｌ１０１〜■１０４
にそれぞれ接続される。

そして、このコモン入出力線ｌ１０１〜Ｉ１０うば、読
出し書込み回路６に接続されており、コモン入出力線ｌ
１０１〜１１０４に接続されたデータ線対を介して、選
択されたメモリセルの読出し書込みを行なうようにされ
ている。７は、読出し書込み回路６に接続された人出力
バッファ回路である。

第２図および第３図には、上記読出し書込み回路６を構
成する書込み回路と読出し回路の具体的な構成例が示さ
れている。

書込み回路は、第２図に示すように、各コモン入出力線
工１０１〜Ｉ　／　０４に接続された４つの書込みドラ
イバＷＤ１〜ＷＤ４により構成されている。この書込み
ドライバＷＤ、〜ＷＤ４には、入力端子Ｄｉｎに印加さ
れた入力信号に基づいて入力バッファ７ａにおいて形成
される真レベルの書込みデータｃｌｉｎと偽レベルの書
込みデータｄｉｎが供給されるようにされている。また
、書込みドライバＷＤ、〜ＷＤ４は、アドレスバッファ
４から供給される内部アドレス信号の一部と、テスト制
御信号φｔとに基づいて活性化されるようになっている
。

すなわち、書込みドライバＷＤ、〜ＷＤ４は、メモリが
通常の読出し、書込み動作されるノーマル・モードでの
書込み時には、例えばアドレスの上位２ビット番こよっ
て、いず九か一つのドライバのみが活性化され、そのと
き入力端子Ｄｉｎに印加されている入力データに応じて
一対のコモン入出力線を駆動して、いずれか一つのメモ
リマット内の選択されているメモリセルにデータを書き
込むように動作される。

一方、テスト・モードのときには、例えばチップ上に設
けられた専用のパッドに印加されたテスト制御信号φｔ
によって、すべての書込みドライバＷＤ１〜ＷＤ４が活
性化されるようになる。これによって、そのとき入力端
子Ｄｉｎに印加されている入力データに応じて、全部の
コモン入出力線ｌ１０１〜ｌ１０４が岡じように駆動さ
れ、すべてのメモリマット１８〜ｌｄ内の互いＬこ対応
するアドレス位置に、同一のデータを書き込むことがで
きる６ 読出し回路は、第３図に示すように、各コモン入出力線
Ｉ　／　０１〜ｌ１０４にそれぞれ接続された４つのメ
インアンプ１４Ａ１〜ＭＡ４と、各コモン入出力線ｌ１
０１〜■１０４上の信号の論理積をとる４人力ＮＡＮＤ
回路Ｇ１．Ｇ２を含む論理グー１一部ＬＧとから構成さ
れている。

上記メインアンプＭＡ１．〜ＭＡ４は、啓込みドライバ
ＷＤ１〜ＷＤ２と同じ例えばアドレスの上位２ビツトに
よって活性化され、コモン入出力線ｌ１０１〜工１０４
を通って送られて来た読出しデータを増幅する。そして
、各メインアンプＭＡ１〜ＭＡ４の最終段に設けられた
スイッチ（図示省略）のうちアドレスの上位２ビツトに
対応した一つのスイッチのみが導通状態にさおで、その
メインアンプの出力が共通の出力信号線Ｄｏ、Ｄ。

を通して論理ゲート部ＬＧに送られるようにされている
。

論理ゲート部ＬＧを構成する上記４人力ＮＡＮＤ回路Ｇ
１の入力端子には、各コモン入出力線ｌ１０１〜■１０
４のうち、書込みデータと同相の読出しデータがのる真
レベルの側（Ｔ）の信号線がそれぞれ接続され、また４
人力ＮＡＮＤ回路Ｇ２の入力端子には、各コモン入出力
線Ｉ　／　０１〜ｌ１０４のうち、書込みデータと逆相
の読出しデータがのる偽レベルの側（Ｂ）の信号線がそ
れぞれ接続されている。

論理ゲート部ＬＧ内には、特に制限されないが、上記出
力信号線ＤＯＩＤＯ上の信号を反転するインバータＩ　
ＮＶｌ　、ＩＮＶ２と５このインバータＩ　ＮＶｚ　、
　　Ｉ　ＮＶ２　ノ出力と上記ＮＡＮＤ回路Ｇ１、Ｇ２
の出力がそれぞれ一方の入力端子に供給されるようにさ
れた４個のＮＡＮＤ回路６３〜Ｇ６が設けられている。

さらに、このＮＡＮＤ回路６３〜Ｇ６のうち、Ｇ３とＧ
４の出力がＮＯＲＯＲ回路上７力端子に供給され、ＡＮ
Ｄ回路Ｇ５と６６の出力が第２のＮＯＲ回路Ｇ８の入力
端子に供給されるようにされている。

そして上記ＮＯＲ回路Ｇ７とＧ８の出力によって、プッ
シュプル型の出力バッファＤＯＢを構成するＭＯＳＦＥ
Ｔ　（絶縁ゲート型電界効果トランジスタ）ＱｌとＧ２
が駆動されるようにされている。

また、上記４人力ＮＡＮＤ回路Ｇ１とＧ２の出力がそれ
ぞれ入力された上記ＡＮＤ回路Ｇ３とＧ６の他方の入力
端子には、前記書込みドライバＷＤ１〜ＷＤ４を制御す
る信号と同じテスト制御信号φｔが印加され、この制御
信号φｔによってＡＮＤ回路Ｇ３と６６が開閉動作され
る。一方、インバータＩＮＶ１とＩＮＶ２の出力がそれ
ぞれ入力された上記ＡＮＤ回路Ｇ４とＧ５の他方の入力
端子には、上記テスト制御信号φｔを反転するインバー
タＩＮＶ３の出力が印加され、制御信号φｔの反転信号
によってＡＮＤ回路Ｇ４とＧＳが開閉動作されるように
されている。

上記読出し回路は、メモリが通常の読出し書込み動作さ
れるノーマル・モードでの読出し時には、アドレスの上
位２ビツトによってメインアンプＭＡ１〜ＭＡ４のうち
−っの出力のみが出力信号線ＤＯ＋ＤＯを通してインバ
ータＩ　ＮＶｌｒ　　Ｉ　ＮＶ２に送られ、ここで反転
されてＡＮＤ回路Ｇ’ｌ＋Ｇ５に入力される。しかして
、ノーマル・モード時には、テスト制御信号φｔが印加
されていないため、インバータＩＮＶ３の出力がハイレ
ベルにされ、これによってＡＮＤ回路Ｇ４とＧＳが開か
れている。そのため、上記インバータＩＮＶ１と丁Ｎｖ
２の出力すなわち選択されたメインアンプの増幅信号が
Ａ　Ｎ　Ｄ　＠　ｗｒＧ　４と６５を通ってＮ。

Ｒ回路Ｇ７とＧ８に供給される。

また、ノーマル・モード時には、テスト制御信号φｔか
印加されないため、ＡＮＤ回路Ｇ３−とＧ６はゲートが
閉ざされ、ＮＡＮＤ回路Ｇ□とＧ２の出力を通過させな
い。その結果、ＮＯＲＯＲ回路上７８によってインバー
タＩＮＶｉとＩＮＶ２の出力がそれぞれ反転されてＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１とＧ２の各ゲート端子に供給
される。これによって、出カバ７７７ＤＯＢは、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１とＧ２が相補的にオン、オフさ
れ、Ｑｌがオンされるとハイレベルの（６号を出力端子
Ｄｏｕｔに出力し。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２がオンされるとロウレベ
ル（接地電位）の信号を出力する。

なお、上記実施例において、テスト制御信号φｔが半導
体基板上に形成したパッドから直接インバータＩＮＶ３
およびＡＮＤ回路Ｇ３．Ｇ６に印加されるようにした場
合、テスト制御信号φｔが印加されないノーマル・モー
ド時にインバータエＮＶ３およびＡＮＤ回路Ｇ３と６６
の一方の入力端子を確実にロウレベルに固定するために
は、例えばインバータＩ　Ｎ　Ｖ　３の入力端子とグラ
ンドとの間にプルダウン抵抗を接続しておくようにすれ
ばよい。

一方、読出し回路は、専用のパッドにハイレベルのテス
ト制御信号φｔが印加されたテスト・モード時には、こ
のテスト制御信号φｔによって。

論理ゲート部ＬＧ内のＡＮＤ回路Ｇ４とＧ５のゲートが
閉ざされ、代わりにＡＮＤ回路Ｇ３とＧ６のゲートが開
かれる。そのため、メインアンプＭＡ１〜ＭＡ４で増幅
された読出しデータはＮＯＲ回路回路７　＋　Ｇ　Ｂへ
供給されなくなり、コモン入出力線工１０１〜ｒ１０４
に接続されたＮＡＮＤ回路Ｇ１とＧ２の出力がＮＯＲＯ
Ｒ回路上７８へ供給されるようになる。

しかるに、各メモリマット１ａ〜１ｄの同一アドレス位
置から読み出されたデータがすべてＮＬ　１７７である
と、コモン入出力線ｌ１０１〜ｒ１０４の真レベル側（
Ｔ）の信号は、すべてハイレベルになるため、ＮＡＮＤ
回路Ｇ１の出力はロウレベルになる。また、このときコ
モン入出力ａＩ１０１〜■１０４の偽レベル側（Ｂ）の
信号は、すべてロウレベルになるため、ＮＡＮＤ回路Ｇ
２の出力はハイレベルになる。

その結果、ＮＡＮＤ回路Ｇ１の出力（ハイレベル）がＮ
ＯＲＯＲ回路上７転されてＭＯＳＦＥＴＱｌのゲート端
子に印加され、これをオンさせるとともに、ＮＡＮＤ回
路Ｇ２の出力（ロウレベル）がＮＯＲ回路Ｇ８で反転さ
れてＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２のグー１一端子に印
加され、これをオフさせる。そのため、４つのメモリマ
ットから読み出されたデータがすべて″１″であると、
出力端子Ｄｏｕｔには、ハイレベルの信号が出力される
６ また、逆に各メモリマット１ａ〜１ｄの同一アドレス位
置から読み出されたデータがすべて′０″であると、コ
モン入出力線ｌ１０１〜ｌ１０４の真レベル（Ｉｔ！Ｉ
　（Ｔ）の信号は、すべてロウレベルになるため、ＮＡ
ＮＤ回路Ｇ１の出力はハイレベルになる。また、このと
きコモン入出力線ｌ１０１〜Ｉ　／　０４の偽レベル側
（Ｂ）の信号は、すべてハイレベルになるため、ＮＡＮ
Ｄ回路Ｇ２の出力はロウレベルになる。

その結果、ＮＡＮＤ回路Ｇ１の出力（ロウレベル）がＮ
ＯＲＯＲ回路上７転されてＭＯＳＦＥＴＱｌのゲート端
子に印加され、これをオフさせるとともに、ＮＡＮＤ回
路Ｇ２の出力（ハイレベル）がＮＯＲ回路Ｇ８で反転さ
れてＭＯＳＦＥＴＧ２のゲート端子に印加され、これを
オンさせる。そのため、４つのメモリマットから読み出
されたデータがすべて′０″であると、出力端子Ｄｏｕ
ｔには、ロウレベルの信号が出力される。

さらにメモリマット１ａ〜１ｄの同一アドレス位置から
読み出されたデータが１つでも異なっていると、ＮＡＮ
Ｄ回路Ｇ工とＧ２の出力はハイレベルにされる。そのた
め、ＮＯＲＯＲ回路上７８の出力がともにロウレベルに
され、これによって出力バッファＤＯＢを構成するＭＯ
ＳＦＥＴＱｌとＧ２がともにオフされ、出力端子Ｄｏｕ
ｔはハイ・インピーダンスにされる。

従って、予め各メモリマットｌａ〜１ｄの同一アドレス
位置に同一のデータを啓き込んでからそれを読み出し、
出力端子Ｄｏｕｔを観測していれば、その４個のデータ
がすべて一致したか否かを容易に知ることができ、同一
データを書き込んだにもかかわらず、出力端子がハイ・
インピーダンスになれば、誤書込みがあったことが分か
り、これを直ちに不良品と判定することができる。

しかも、上記実施例によれば、ハイレベルのテスト制御
信号φｔを印加して書き込みを行なうことにより、４つ
のメモリマットの同一アドレス位置に同時に同じデータ
を書き込むことができるとともに、その４つのデータを
同時に読み出すことにより、誤書込みがあったか否かを
知ることができる。この場合、上記実施例では、すべて
のデータが誤まった場合にも、出力が逆に出ることによ
り、これを検出することができる。

これにより、１ビツトずつデータの書込み、読出しを行
なってテストする従来のメモリに比べて４分の１の時間
でテストを終了させることができるようになる。

なお、上記実施例では、各メモリマット１ａ〜ｌｂに対
応して設けられた４つのメインアンプＭＡ１〜ＭＡ４の
最終段にスイッチを設け、このスイッチをアドレスの上
位２ビツトに基づいてオン。

オフさせていずれか一つのメインアンプの出力信号を出
力信号線Ｄ　Ｏｒ　Ｄ　Ｏに出力するようにしたものに
ついて説明したが、メインアンプＭＡ１〜Ｍ　Ａ　４．
をすべで動作させてその中の一つの出力をスイッチで選
択する代わりに、例えばアドレスの上位２ビツトに対応
された一つのメインアンプのみを活性化させるように構
成することもできる。

また、書込みドライバＷＤ１〜ＷＤ４についても同様に
、アドレスの上位２ビツトに対応する一つのドライバを
活性化させる代わりに、ドライバの出力を各コモン入出
力線ｌ１０１〜工１０４に接続さぜるためのスイッチを
設け、同時に活性化されたドライバのうち一つを選択し
たり、あるいは入力バッファの出力をアドレスの上位２
ビツトに対応して直接いずれか一つのコモン入出力線に
供給するように構成してもよい。

なお、従来提案されているニブル方式（４ビツトのデー
タを高速でシリアルに読み書きできるモードをもつもの
）のメモリにおいては、メモリアレイが４つのマットに
分割され、各メモリマットに対応して、それぞれメイン
アンプが設けられるようにされているので、そのような
メモリに対しては容易に本発明を適用できる。

さらに、上記実施例では、コモン入出力線上の信号の一
致を検出するためＮＡＮＤ回路Ｇ１．Ｇ２を含むような
論理ゲート部ＬＧの一例が示されているが、論理ゲート
部ＬＧは実施例のような構成に限定されるものでなく、
種々の変形例が考えられる。例えばＮＡＮＤ回路Ｇ１．
Ｇ２の代わりにＡＮＤ回路を使用することはもちろん、
イクスクルーシブＯＲ回路を用いて一致、不一致を検感
するようにしてもよい。

さらに、上記実施例では、チップ上にテスト専用のパッ
ドを設け、ここにテスト用制御信号φｔを印加させてノ
ーマル・モードとテスト・モードの切換えを行なうよう
にしたものについて説明したが、パッドの代わりにパッ
ケージの空きピン等を利用してパッケージに組み付けた
後で外部からテスト制御信号φｔを印加できるように構
成してもよい。また、既にダイナミックＲＡＭなどで使
用されているＲＡＳ信号（行アドレス・ストローブ信号
）や♂ＡＳ信号（列アドレス・ストローブ信号）等の外
部制御信号の適当なタイミングに基づいてテスト制御信
号φｔを形成す゛る信号形成回路を同じ半導体基板上に
形成するようにしてもよい。

［効果］ メモリアレイを複数のマットに分割し、各マットに対応
してコモン入出力線とメインアンプを設けるとともに、
テスト時に各マットの同一のアドレス位置から読み出さ
れたデータの論理積をとるような論理ゲート回路を設け
、この論理ゲート回路の出力に基づいて出力バッファを
動作させるようにしたので、各マットの同一アドレス位
置に同じデータを書き込んでおいてこれを同時に読み出
してやったとき、それらがすべて一致すると、そのデー
タに対応して゛１″もしくはｒｚ　Ｏｎのデータが出力
され、一致とないときは出力がハイ・インピーダンスに
されるようになるという作用により、１ビツト構成の半
導体メモリにおいて４ビット同時に判定を行なえるよう
になり、これによってテスト時間が短縮され、もしくは
不良品の検出率が向上されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第２図に示す書
込み回路もしくは第３図の読出し回路のうち一方のみ利
用して、書込みまたは読出しを４ビット同時に行なえる
ようにしてもよい。

また、上記実施例では、メモリアレイが４つのメモリマ
ットに分割構成されたものについて説明したが、メモリ
マットの数は４個のみでなく８個、１６個等任意の数に
構成できるものである。メモリ容量も２５６にピッ１−
に限定されるものでないことはいうまでもない。

［利用分野］− 以上の説明では主として本発明者によってなされた発明
を、そのｉ７景となった利用分野である１ビットずつ読
み書きを行なう１ビツト構成のＲＡＭに適用したものつ
いて説明したが、それに限定されるものではなく、例え
ば、４ビツトのような多ビツト構成のＲＡＭあるいはＲ
ＯＭ　（リード・オンリ・メモリ）等の記憶装置などに
も適用できる。

【図面の簡単な説明】

第１図は、本発明を１ビツト構成のＲＡＭに適用した場
合の一実施例を示す概略構成図、第２図は、その実施例
における書込み回路の一例を示す回路構成図、 第３図は、同じく読出し回路の一例を示す回路構成図で
ある。 １・・・・メモリアレイ、１ａ＝１ｄ・・・・メモリマ
ット、２ａ、２ｂ・・・・Ｘデコーダ回路、３ａ〜３ｄ
・・・・カラムスイッチ回路、４・・・・アドレスバッ
ファ回路、５・・・・Ｙデコーダ回路、６・・・・読出
し書込み回路、７・・・・人出力バッファ回路。

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイが複数個のメモリマットに分割して構
   成され、各メモリマットに対応して共通入出力信号線と
   増幅回路が設けられている半導体記憶装置であって、上
   記各メモリマットから読み出されて上記各共通入出力信
   号線上に表われた信号が互いに一致したか否かを検出す
   る一致検出回路が設けられ、外部から供給された制御信
   号に基づいて通常動作状態とテスト動作状態の切換えが
   行なわれ、テスト動作状態では上記一致検出回路の出力
   に基づいて出力バッファが駆動されるようにされてなる
   ことを特徴とする半導体記憶装置。 ２、上記各メモリマットに対応して書込み駆動回路が設
   けられ、すべてのメモリマット内の対応するアドレス位
   置のメモリセルに対し、同時に同じデータが書込み可能
   にされてなることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、上記制御信号は、半導体基板上に形成されたパッド
   から内部回路に直接供給されるようにされてなることを
   特徴とする特許請求の範囲第１項もしくは第２項記載の
   半導体記憶装置。