JPS63191400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63191400A JPS63191400A JP62023935A JP2393587A JPS63191400A JP S63191400 A JPS63191400 A JP S63191400A JP 62023935 A JP62023935 A JP 62023935A JP 2393587 A JP2393587 A JP 2393587A JP S63191400 A JPS63191400 A JP S63191400A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000006870 function Effects 0.000 claims abstract description 9
- 238000011990 functional testing Methods 0.000 claims description 15
- 239000000872 buffer Substances 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、複数のメモリセ
ルの機能テストを同時に行なうことのできる半導体記憶
装置に関するものである。
ルの機能テストを同時に行なうことのできる半導体記憶
装置に関するものである。
第５図は、従来の複数の並列データ入出力を持つダイナ
ミック型半導体記憶装置の主に出力回路（続出回路）の
電気的構成を示す概略ブロック系統図である。第５図に
おいて、メモリセルアレイ１は、例えば２次元に配列さ
れた複数のメモリセルから成るものである。また、同図
において、メモリセルアレイ１に含まれる複数のメモリ
セルの中から４個のメモリセルが選択され、それぞれの
記憶内容が対応するプリアンプ及びライトバッファ２〜
５は、それぞれ、メモリセル１から読み出した信号１１
００．ｌ１００．ｌ１０１．ｌ１０１．１１０２．ｌ１
０２．ｌ１０３．１１０３より信号ＲＤＯ〜ＲＤ３を出
力する。プリアンプ及びライトバッファ２〜５のプリア
ンプから出力された信号ＲＤＯ〜ＲＤ３は、それぞれ、
４つの入力バッファ及び出カバソファ（以下単に「バッ
ファ」という）６〜９の入力端子に与えられる。これら
の入力信号ＲＤＯ〜ＲＤ３は、バッファ６〜９で増幅さ
れた後、外部入出力端子として外部入出力端子ＤＱＯ〜
ＤＱ３に与えられる。
ミック型半導体記憶装置の主に出力回路（続出回路）の
電気的構成を示す概略ブロック系統図である。第５図に
おいて、メモリセルアレイ１は、例えば２次元に配列さ
れた複数のメモリセルから成るものである。また、同図
において、メモリセルアレイ１に含まれる複数のメモリ
セルの中から４個のメモリセルが選択され、それぞれの
記憶内容が対応するプリアンプ及びライトバッファ２〜
５は、それぞれ、メモリセル１から読み出した信号１１
００．ｌ１００．ｌ１０１．ｌ１０１．１１０２．ｌ１
０２．ｌ１０３．１１０３より信号ＲＤＯ〜ＲＤ３を出
力する。プリアンプ及びライトバッファ２〜５のプリア
ンプから出力された信号ＲＤＯ〜ＲＤ３は、それぞれ、
４つの入力バッファ及び出カバソファ（以下単に「バッ
ファ」という）６〜９の入力端子に与えられる。これら
の入力信号ＲＤＯ〜ＲＤ３は、バッファ６〜９で増幅さ
れた後、外部入出力端子として外部入出力端子ＤＱＯ〜
ＤＱ３に与えられる。
次に、第５図の装置の機能テスト時の動作の概要につい
て説明する。一般に、従来の半導体記憶装置においては
、半導体記憶装置をパンケージに入れる前のウェハ状態
でメモリセルの機能テストを行なっている。この機能テ
ストは、メモリ試験装置（図示せず）と半導体記憶装置
との間の信号のやり取りによって実行される。たとえば
、最初に、半導体記憶装置を構成するすべてのメモリセ
ルにメモリ試験装置によって一定の論理値たとえば「０
」を書き込む。次に、メモリセルの記憶内容を１ビツト
ずつ読み出し１、予め書き込まれている論理値と一致す
る、か否かを調べることによって当該メモリセルが正常
に機能しているか否かを判定する。
て説明する。一般に、従来の半導体記憶装置においては
、半導体記憶装置をパンケージに入れる前のウェハ状態
でメモリセルの機能テストを行なっている。この機能テ
ストは、メモリ試験装置（図示せず）と半導体記憶装置
との間の信号のやり取りによって実行される。たとえば
、最初に、半導体記憶装置を構成するすべてのメモリセ
ルにメモリ試験装置によって一定の論理値たとえば「０
」を書き込む。次に、メモリセルの記憶内容を１ビツト
ずつ読み出し１、予め書き込まれている論理値と一致す
る、か否かを調べることによって当該メモリセルが正常
に機能しているか否かを判定する。
以上のテスト動作を第５図を参照して説明する。
第５図において、メモリセルアレイ１を構成するすべて
のメモリセルには、メモリ試験装置によって予め「０」
が書き込まれているものとする。これらのメモリセルの
中から４ビツトのメモリセルが選択され、それぞれが保
持している論理値すな。
のメモリセルには、メモリ試験装置によって予め「０」
が書き込まれているものとする。これらのメモリセルの
中から４ビツトのメモリセルが選択され、それぞれが保
持している論理値すな。
ち「０」がプリアンプ及びライトバッファ２〜５に読み
出される。
出される。
プリアンプ及びライトバッファ２〜５はそれぞれメモリ
セルアレイから読み出した論理データｌ１００、ｌ１０
０．１１０ｆ、ｌ１０ｆ、ｌ１０２、ｌ１０２．ｌ１０
３．ｌ１０３を信号ＲＤＯ〜ＲＤ３として出力する。信
号ＲＤＯ〜ＲＤ３はそれぞれ４つのバッファ６〜９の入
力端子に並列に与えられる。これらの入力信号ＲＤＯ〜
ＲＤ３は、バッファ６〜９で増幅された後、外部入出力
端子として外部入出力端子ＤＱＯ−ＤＱ３に並列に与え
られる。
セルアレイから読み出した論理データｌ１００、ｌ１０
０．１１０ｆ、ｌ１０ｆ、ｌ１０２、ｌ１０２．ｌ１０
３．ｌ１０３を信号ＲＤＯ〜ＲＤ３として出力する。信
号ＲＤＯ〜ＲＤ３はそれぞれ４つのバッファ６〜９の入
力端子に並列に与えられる。これらの入力信号ＲＤＯ〜
ＲＤ３は、バッファ６〜９で増幅された後、外部入出力
端子として外部入出力端子ＤＱＯ−ＤＱ３に並列に与え
られる。
このようにして、メモリセルに書き込まれた機能テスト
のための論理データは４つの外部入出力端子ＤＱＯ〜Ｄ
Ｑ３より並列に出力されるので、メモリ試験装置にはコ
ンパレータが４つ必要になる。
のための論理データは４つの外部入出力端子ＤＱＯ〜Ｄ
Ｑ３より並列に出力されるので、メモリ試験装置にはコ
ンパレータが４つ必要になる。
従来の複数の外部入出力端子を持つ半導体記憶装置にお
いては、上述したように、外部入出力端子の数だけコン
パレータが必要であり、同時に機能テストができる半導
体記憶装置の数がコンパレータの数／外部入出力端子数
になり、少なくなってしまうという問題があった。
いては、上述したように、外部入出力端子の数だけコン
パレータが必要であり、同時に機能テストができる半導
体記憶装置の数がコンパレータの数／外部入出力端子数
になり、少なくなってしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、複数の外部入出力端子を持つ半
導体記憶装置の機能テストを１つのコンパレータにより
行なうことができ、同時に機能テストをする半導体記憶
装置の数を増加させることができる半導体記憶装置を提
供することにある。
の目的とするところは、複数の外部入出力端子を持つ半
導体記憶装置の機能テストを１つのコンパレータにより
行なうことができ、同時に機能テストをする半導体記憶
装置の数を増加させることができる半導体記憶装置を提
供することにある。
このような目的を達成するために本発明は、複数の並列
データの入出力機能を有する半導体記憶装置において、
複数のメモリセルの機能テスト時に１つの外部入出力端
子から複数ビットのメモリセルの機能テスト内容を１つ
の信号に縮退して出力する出力手段と、複数のメモリセ
ルの機能テスト時に外部入出力端子から入力された複数
ビットのデータを１つの信号に縮退して内部へ入力する
入力手段とを設けるようにしたものである。
データの入出力機能を有する半導体記憶装置において、
複数のメモリセルの機能テスト時に１つの外部入出力端
子から複数ビットのメモリセルの機能テスト内容を１つ
の信号に縮退して出力する出力手段と、複数のメモリセ
ルの機能テスト時に外部入出力端子から入力された複数
ビットのデータを１つの信号に縮退して内部へ入力する
入力手段とを設けるようにしたものである。
本発明においては、並列に読み出された論理データは、
機能テスト時に１つのテスト用外部出力データとして出
力される。
機能テスト時に１つのテスト用外部出力データとして出
力される。
第１図は、本発明に係わる半導体記憶装置の一実施例を
示す概略ブロック系統図である。
示す概略ブロック系統図である。
まずデータ出力の場合について説明する。プリアンプ及
びライトバッファ２〜５から出力された信号ＲＯａｘＲ
３ａはテストモード回路１０に入力される。テストモー
ド回路ｌＯの内部を第２図（ａ）、 （ｂ）、第３図（
ａ）、 （ｂ）に示す。この第２図（ａ）、 （ｂ）、
第３図（ａ）、 （ｂｌの回路は出力手段を構成する。
びライトバッファ２〜５から出力された信号ＲＯａｘＲ
３ａはテストモード回路１０に入力される。テストモー
ド回路ｌＯの内部を第２図（ａ）、 （ｂ）、第３図（
ａ）、 （ｂ）に示す。この第２図（ａ）、 （ｂ）、
第３図（ａ）、 （ｂｌの回路は出力手段を構成する。
第２図では、テストモード用信号ＲＴ）１．ＲＴＬを作
る。このため、信号ＲＯａ”Ｒ３ａを入力とするアンド
ゲート１２．ノアゲート１３が設けられている。信号Ｒ
Ｏａ−Ｒ３ａがすべて「１」の場合は、ＲＴＨはｒＨＪ
、ＲＴＬはｒＬＪとなり、第３図（ａ）に示す信号Ｑ２
はｒＨＪとなる。また、信号ＲＯａｘＲ３ａがすべて「
０」の場合は、ＲＴＨはｒＬＪ、ＲＴＬはｒＨＪとない
、信号Ｑ２はｒＬＪとなる。さらに、信号ＲＯａｘＲ３
ａが上記以外のときは、ＲＴＨはｒＬＪ、ＲＴＬはｒＬ
Ｊとなり、（言号Ｑ２はハイインピーダンスとなる。
る。このため、信号ＲＯａ”Ｒ３ａを入力とするアンド
ゲート１２．ノアゲート１３が設けられている。信号Ｒ
Ｏａ−Ｒ３ａがすべて「１」の場合は、ＲＴＨはｒＨＪ
、ＲＴＬはｒＬＪとなり、第３図（ａ）に示す信号Ｑ２
はｒＨＪとなる。また、信号ＲＯａｘＲ３ａがすべて「
０」の場合は、ＲＴＨはｒＬＪ、ＲＴＬはｒＨＪとない
、信号Ｑ２はｒＬＪとなる。さらに、信号ＲＯａｘＲ３
ａが上記以外のときは、ＲＴＨはｒＬＪ、ＲＴＬはｒＬ
Ｊとなり、（言号Ｑ２はハイインピーダンスとなる。
第３図（ａ）において、信号ＴＥは、外部のメモリ試験
装置（図示せず）からの信号であり、機能テスト時にハ
イレベルとなるテストモード切換信号である。また信号
下１はテストモード切換信号ＴＥを反転した信号である
０、トランジスタ１５ａ。
装置（図示せず）からの信号であり、機能テスト時にハ
イレベルとなるテストモード切換信号である。また信号
下１はテストモード切換信号ＴＥを反転した信号である
０、トランジスタ１５ａ。
１５ｂはテストモード切換信号ＴＥがｒＨＪのとき導通
し、トランジスタ１６．１７はテストモード切換信号Ｔ
ＥがｒＨＪのとき導通する。インバータ１４は、プリア
ンプ及びライトバッファ４より出力された信号Ｒ２ａを
入力し、反転信号Ｔ”Ｗ丁を出力する。
し、トランジスタ１６．１７はテストモード切換信号Ｔ
ＥがｒＨＪのとき導通する。インバータ１４は、プリア
ンプ及びライトバッファ４より出力された信号Ｒ２ａを
入力し、反転信号Ｔ”Ｗ丁を出力する。
第３図（ｂ）において、インバータ１８はプリアンプ及
びライトバッファ２．３．５からの入出力端子ＲＯａ
＊ Ｒ１ａ 、Ｒ３ａを入力し、反転信号π１Ｔ、Ｒ了
ａ、Ｒ３ａを出力する。２人カッアゲ−）１９の１人力
はテストモード切換信号ＴＥであり、他の１人力はπ了
ａ、Ｒ了コ、Ｒ３ａであり、ノアゲート１９は信号ＲＯ
，Ｒ１，Ｒ３を出力し、インバータ２０によりＲＯ，Ｒ
１，’ＦＴを出力する。
びライトバッファ２．３．５からの入出力端子ＲＯａ
＊ Ｒ１ａ 、Ｒ３ａを入力し、反転信号π１Ｔ、Ｒ了
ａ、Ｒ３ａを出力する。２人カッアゲ−）１９の１人力
はテストモード切換信号ＴＥであり、他の１人力はπ了
ａ、Ｒ了コ、Ｒ３ａであり、ノアゲート１９は信号ＲＯ
，Ｒ１，Ｒ３を出力し、インバータ２０によりＲＯ，Ｒ
１，’ＦＴを出力する。
第３図（ａ）、 （ｂ）の回路動作について説明する。
トランジスタ１５ａ、１５ｂにより、プリアンプ及びラ
イトバッファ４からの信号Ｒ２ａはテストモード時にし
ゃ断され、かわりに、トランジスタ１６．１７の導通に
より、テストモード用信号ＲＴＨ，ＲＴＬがそれぞれ信
号Ｒ２，π７となる。この信号Ｒ２，π１はバッファ２
３に入力され、バッファ２３で増幅され、外部入出力端
子Ｑ２として外部入出力端子ＤＱ３に与えられる。
イトバッファ４からの信号Ｒ２ａはテストモード時にし
ゃ断され、かわりに、トランジスタ１６．１７の導通に
より、テストモード用信号ＲＴＨ，ＲＴＬがそれぞれ信
号Ｒ２，π７となる。この信号Ｒ２，π１はバッファ２
３に入力され、バッファ２３で増幅され、外部入出力端
子Ｑ２として外部入出力端子ＤＱ３に与えられる。
第３図（ｂ）において、テストモード時すなわちテスト
モード切換信号ＴＥがハイレベルのとき、信号ＲＯａ、
Ｒ１ａ、Ｒ３ａはそれぞれノアゲート１９によりしゃ断
され、信号ＲＯ，Ｒ１，Ｒ３はすべてｒＬＪとなる０通
常動作のとき、すなわちテストモード切換信号下１がハ
イレベルのとき、ノアゲート１９は導通状態となり、信
号ＲＯａ ＊Ｒ１ａ、Ｒ３ａはそれぞれ信号ＲＯ，Ｒ１
，Ｒ３となる。
モード切換信号ＴＥがハイレベルのとき、信号ＲＯａ、
Ｒ１ａ、Ｒ３ａはそれぞれノアゲート１９によりしゃ断
され、信号ＲＯ，Ｒ１，Ｒ３はすべてｒＬＪとなる０通
常動作のとき、すなわちテストモード切換信号下１がハ
イレベルのとき、ノアゲート１９は導通状態となり、信
号ＲＯａ ＊Ｒ１ａ、Ｒ３ａはそれぞれ信号ＲＯ，Ｒ１
，Ｒ３となる。
すなわち、テストモード時、外部入出力端子ＤＱｌ、Ｄ
Ｑ２．ＤＱ４の信号ＱＯ，Ｑ１．Ｑ３は、プリアンプ及
びライトバッファからの入出力端子ＲＱａ、Ｒ１ａ、Ｒ
３ａに無関係にｒＬＪレベルとなる。
Ｑ２．ＤＱ４の信号ＱＯ，Ｑ１．Ｑ３は、プリアンプ及
びライトバッファからの入出力端子ＲＱａ、Ｒ１ａ、Ｒ
３ａに無関係にｒＬＪレベルとなる。
次に、データ入力の場合について第１図、第４図を用い
て説明する。第◆図はテストモード回路１１の内部を示
す回路図であり、入力手段を示すものである。第１図に
おいて、外部入出力端子ＤＱ１〜ＤＱ４からの入力テス
トモード時、端子ＤＱ２よりｒＨＪ又はｒＬＪを入力す
ると、第４図に示すように、トランジスタ２８．２９．
３０により信号ＷＯａｘＷ３ａがすべてｒＨＪ又は「Ｌ
」となる、このとき、他の外部入出力端子ＤＱ１、ＤＱ
３．ＤＱ４はトランジスタ２５．２６．２７により半導
体記憶装置としゃ断される。テストモード時、テストモ
ード回路１１からの入出力端子ＷＱａＮＷ３ａは、バッ
フｙ２１．２２．２３゜２４、プリアンプ及びライトバ
ッファ２，３．４．５のライトバッファ（第１図）によ
り、メモリセルアレイ１に同一レベルの信号ｒＨＪ又は
「Ｌ」として書き込まれる。
て説明する。第◆図はテストモード回路１１の内部を示
す回路図であり、入力手段を示すものである。第１図に
おいて、外部入出力端子ＤＱ１〜ＤＱ４からの入力テス
トモード時、端子ＤＱ２よりｒＨＪ又はｒＬＪを入力す
ると、第４図に示すように、トランジスタ２８．２９．
３０により信号ＷＯａｘＷ３ａがすべてｒＨＪ又は「Ｌ
」となる、このとき、他の外部入出力端子ＤＱ１、ＤＱ
３．ＤＱ４はトランジスタ２５．２６．２７により半導
体記憶装置としゃ断される。テストモード時、テストモ
ード回路１１からの入出力端子ＷＱａＮＷ３ａは、バッ
フｙ２１．２２．２３゜２４、プリアンプ及びライトバ
ッファ２，３．４．５のライトバッファ（第１図）によ
り、メモリセルアレイ１に同一レベルの信号ｒＨＪ又は
「Ｌ」として書き込まれる。
上述したように、４ビツトのメモリセルの記憶内容を１
つの入出力端子にまとめることによって、外部入出力端
子ＤＱ３から出力された論理データが４ビツトのメモリ
セルのすべてに記憶されているものと判断することがで
き、その論理データ値がテストモード時に端子ＤＱ２よ
りメモリセルに予め書き込んだ論理データ値と等しけれ
ば、４ビツトのメモリセルはすべて正しく機能している
と考えることができる。また、論理データが出力されな
いとき、すなわち外部入出力端子ＤＱ３がハイインピー
ダンス状態のときには、４ビツトのメモリセルの中にｒ
ＬＪを記憶しているメモリセルとｒＨＪを記憶している
メモリセルとが含まれており、少なくとも１つのメモリ
セルが不良であることがわかる。
つの入出力端子にまとめることによって、外部入出力端
子ＤＱ３から出力された論理データが４ビツトのメモリ
セルのすべてに記憶されているものと判断することがで
き、その論理データ値がテストモード時に端子ＤＱ２よ
りメモリセルに予め書き込んだ論理データ値と等しけれ
ば、４ビツトのメモリセルはすべて正しく機能している
と考えることができる。また、論理データが出力されな
いとき、すなわち外部入出力端子ＤＱ３がハイインピー
ダンス状態のときには、４ビツトのメモリセルの中にｒ
ＬＪを記憶しているメモリセルとｒＨＪを記憶している
メモリセルとが含まれており、少なくとも１つのメモリ
セルが不良であることがわかる。
したがって、複数の外部入出力端子を持つ半導体記憶装
置でも、テストモード時、１つの外部入出力端子ＤＱ３
を観察していれば、メモリセルの良否を判定できるので
、コンパレータは１つしか必要でない、これにより多く
の半導体記憶装置を同時にテストすることができる。
置でも、テストモード時、１つの外部入出力端子ＤＱ３
を観察していれば、メモリセルの良否を判定できるので
、コンパレータは１つしか必要でない、これにより多く
の半導体記憶装置を同時にテストすることができる。
なお、上記実施例において、テストモード切換信号ＴＥ
の入力端子を示さなかったが、テストモード時に使われ
ていない外部入出力端子ＤＱＩ又はＤＱ４を使用しても
よ、い。
の入力端子を示さなかったが、テストモード時に使われ
ていない外部入出力端子ＤＱＩ又はＤＱ４を使用しても
よ、い。
以上説明したように本発明は、複数のメモリセルの機能
テスト時に、１つの外部入出力端子から複数ビットのメ
モリセルの機能テスト内容を１つの信号に縮退して出力
し、外部入出力端子から入力された複数ビットのデータ
を１つの信号に縮退して内部へ入力することにより、複
数の外部入出力端子を持つ半導体記憶装置においても１
つの外部入出力端子を観察すればメモリセルの良否を判
定できるので、必要とするコンパレータは１つで充分で
あり、多くの半導体記憶装置を同時にテストすることが
できる効果がある。
テスト時に、１つの外部入出力端子から複数ビットのメ
モリセルの機能テスト内容を１つの信号に縮退して出力
し、外部入出力端子から入力された複数ビットのデータ
を１つの信号に縮退して内部へ入力することにより、複
数の外部入出力端子を持つ半導体記憶装置においても１
つの外部入出力端子を観察すればメモリセルの良否を判
定できるので、必要とするコンパレータは１つで充分で
あり、多くの半導体記憶装置を同時にテストすることが
できる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す概略ブロック系統図、第２図、第３図および第４図は
テストモード回路の内部を示す回路図、第５図は従来の
半導体記憶装置を示す概略ブロック系統図である。 １・・・メモリセルアレイ、２〜５・・・プリアンプ及
びライトバンファ、１０．１１・・・テストモード回路
、２１〜２４・・・入カバソファ及び出力バッファ〜Ｄ
ＱＩ〜ＤＱ４・・・外部入出力端子。
す概略ブロック系統図、第２図、第３図および第４図は
テストモード回路の内部を示す回路図、第５図は従来の
半導体記憶装置を示す概略ブロック系統図である。 １・・・メモリセルアレイ、２〜５・・・プリアンプ及
びライトバンファ、１０．１１・・・テストモード回路
、２１〜２４・・・入カバソファ及び出力バッファ〜Ｄ
ＱＩ〜ＤＱ４・・・外部入出力端子。
Claims (1)
- 複数の並列データの入出力機能を有する半導体記憶装置
において、複数のメモリセルの機能テスト時に１つの外
部入出力端子から複数ビットのメモリセルの機能テスト
内容を１つの信号に縮退して出力する出力手段と、前記
複数のメモリセルの機能テスト時に前記外部入出力端子
から入力された複数ビットのデータを１つの信号に縮退
して内部へ入力する入力手段とを備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023935A JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023935A JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105627A Division JPH08287700A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191400A true JPS63191400A (ja) | 1988-08-08 |
| JPH0740440B2 JPH0740440B2 (ja) | 1995-05-01 |
Family
ID=12124386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023935A Expired - Fee Related JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740440B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035999A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| WO1998005037A1 (fr) * | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| US6519726B1 (en) | 1998-12-15 | 2003-02-11 | Nec Corporation | Semiconductor device and testing method of the same |
| US6819580B2 (en) * | 2002-08-07 | 2004-11-16 | Renesas Technology Corp. | Semiconductor chip selectively providing a predetermined potential to a dead pin |
| KR100520217B1 (ko) * | 1999-02-03 | 2005-10-12 | 삼성전자주식회사 | 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치 |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540433B2 (ja) * | 2004-09-06 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 入出力縮退回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-02-04 JP JP62023935A patent/JPH0740440B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035999A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| WO1998005037A1 (fr) * | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| US6304503B1 (en) | 1996-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6483761B2 (en) | 1996-07-29 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6519726B1 (en) | 1998-12-15 | 2003-02-11 | Nec Corporation | Semiconductor device and testing method of the same |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| KR100520217B1 (ko) * | 1999-02-03 | 2005-10-12 | 삼성전자주식회사 | 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치 |
| US6819580B2 (en) * | 2002-08-07 | 2004-11-16 | Renesas Technology Corp. | Semiconductor chip selectively providing a predetermined potential to a dead pin |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740440B2 (ja) | 1995-05-01 |
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