JPH035999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、メモリセルのテス
ト機能を備えた半導体記憶装置に関する。

［従来の技術］ 第３図は、特開昭６２−１７０１００号公報に示された
テスト回路を内蔵した従来の半導体記憶装置を示すブロ
ック図である。図において、この半導体記憶装置は、Ｒ
ＡＭ集積回路本体１と、テスト回路６とを含んで構成さ
れる。ＲＡＭ集積回路１は、メモリセルアレイ２１行ア
ドレスデコーダ３１列アドレスデコーダ４．センスアン
プ５で構成され、アドレス信号ＡＯ〜Ａ７．　　リード
ライト信号ＷおよびライトデータＤが与えられる。

リードライト信号Ｗが論理゛０”のときはアドレス信号
ＡＯ〜Ａ７で選択されたセルにライトデータＤが書込ま
れる。また、リードライト信号Ｗが論理“１ｍのときは
アドレス信号ＡＯ〜Ａ７で選択されたセルの内容がＲＡ
Ｍ出力０として読出される。

第３図の半導体記憶装置が内蔵しているテスト回路６は
、コンパレータＣおよび試験結果を記憶するレジスタＲ
で構成されている。

コンパレータＣの人力の一方にはＲＡＭ出力Ｏが供給さ
れ、他方には外部から与えられる期待値信号Ｅが供給さ
れる。コンパレータＣはこれらの２つの入力が不一致の
場合に論理“０″を出力する。この出力はレジスタＲに
供給される。レジスタＲは試験を開始する前にセット信
号Ｓにより論理“１”をセットする。外部から入力され
るイネーブル信号Ｔは、論理“１”−で人力の内容が取
込まれるが、レジスタＲは１度論理“０“になったらセ
ット信号Ｓがない限りそれを保持する。試験結果信号Ｆ
は試験中にＲＡＭ出力Ｏと期待値信号Ｅの不一致があっ
た場合に限り論理″０“となり、機能不良であることが
判明する。

次に、第３図に示す半導体記憶装置のテスト動作につい
て説明する。

第４図は、第３図に示す半導体記憶装置をテストするた
めのメモリ試験システムの一例を示すシステム構成図で
ある。

第４図に示すメモリ試験システムは、試験すべき半導体
記憶装置ＭＯ〜Ｍ３〜Ｍｎの各々に、メモリ試験機ＴＭ
が入力信号群Ｉ１期待値信号Ｅ。

レジスタをセットするためのセット信号Ｓおよびレジス
タの動作可否を示すイネーブル信号Ｔを供給する。テス
ト結果は、各々の半導体記憶装置の外に接続された発光
ダイオードＬにより検出する。

テストの結果、不良の場合は発光ダイオードＬが点灯し
、該当する半導体記憶装置ＭＯ〜Ｍｎを除去できる。

この場合、メモリ試験機ＴＭの入力信号ドライバの駆動
能力が許す限り、多数の半導体記憶装置を並列に接続し
て、同時にテストできる。

［発明が解決しようとする課題］ 従来の半導体記憶装置は以上のように構成されているの
で、期待値信号Ｅを人力するための端子と、セット信号
Ｓを人力するための端子と、イネーブル信号Ｔを入力す
るための端子と、テスト結果Ｆを出力するための端子と
の、合計４個の端子がテスト回路用に必要となる。その
ため、テスト回路を内蔵しない標準の半導体記憶装置に
比べてピンの数が多くなってしまう。その結果、標準品
との互換性がないので、実用性が小さいという問題点が
あった。

また、上記に述べたテスト用の信号Ｅ、　　ＳおよびＴ
を発生する装置が必要となるので、テストシステムが複
雑になり、高価なメモリテスト装置が必要となるという
問題点もあった。

この発明は、上記のような問題点を解消するためになさ
れたもので、テスト回路用の新たなピンを設けることな
く、簡便なメモリテスト装置で半導体記憶装置のテスト
を並列処理し、テスト時間を短縮し得る半導体記憶装置
を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数のメモリセル
を有し、かつこれらメモリセルが複数のサブアレイに分
割配置されたメモリセルアレイと、各サブアレイごとに
設けられた複数のデータ入出力ピンと、データ入出力ピ
ンから入力されたデータを各サブアレイに書込むために
、かつ各サブアレイに記憶されたデータを読出してデー
タ入出力ピンに出力するために、各サブアレイの対応の
メモリセルを指定するデコーダ手段と、各サブアレイの
対応のメモリセルから読出されたデータがすべて一致す
るか否かを判定するための比較判定手段と、比較判定手
段の判定結果を記憶するためのレジスタ手段と、レジス
タ手段が比較判定手段の判定結果を取込むタイミングを
制御するための取込タイミング制御手段と、レジスタ手
段を初期リセットするためのリセット手段と、レジスタ
手段の保持データに応答して、所定のピンの入力インピ
ーダンスを変化させるための入力インピーダンス変化手
段とが１つの半導体基板上に搭載されている。

［作用］ この発明においては、メモリセルアレイの各サブアレイ
における対応のメモリセルに同一のデータを書込み、こ
れらメモリセルからデータを読出してすべて一致するか
否かを比較判定手段で判定することにより、メモリセル
アレイが正常か否かをテストする。この比較判定手段の
判定結果はレジスタ手段に記憶される。このレジスタ手
段が比較判定手段の判定結果を取込むタイミングを制御
するための取込タイミング制御手段と、レジスタ手段を
初期リセットするためのリセット手段と、レジスタ手段
の保持データに応答して所定のピンの入力インピーダン
スを変化させるための入力インピーダンス変化手段とが
同一の半導体基板上に搭載されている。すなわち、テス
ト機能を動作させるための信号発生手段がすべて同一の
半導体基板上に搭載されており、かつテスト結果を出力
するためのピンとして任意のピンを用いることができる
ようにされている。その結果、テスト機能を内蔵しない
標準の半導体記憶装置と比べてピンの数が増えることが
ない。

［実施例〕 第１図はこの発明の一実施例を示すブロック図である。

図において、メモリセルアレイ１０には、複数個のメモ
リセルがマトリクス状に配置されている。さらに、メモ
リセルアレイ１０は、各メモリセルが８つのサブアレイ
に分割配置されている。

列アドレスデコーダ１１は、外部から与えられる列アド
レス信号Ａｄｃに基づいて、各サブアレイ、における対
応の列を選択する。行アドレスデコーダ１２は、外部か
ら与えられる行アドレス信号Ａｄｒに基づいて、各サブ
アレイの対応の行を選択する。各サブアレイは、マルチ
プレクサ１３を介して８つのセンスアンプ１４とそれぞ
れ接続される。各センスアンプ１４の出力は、データ出
力バッファ１５を介して８つのデータ入出力ピン１６に
与えられる。また、データ入出力ピン１６に与えられる
入力データは、データ人力バッファ１７を介してマルチ
プレクサ１３に与えられる。各センスアンプ１４の出力
は比較判定回路１８に与えられる。この比較判定回路１
８は、たとえば排他的論理和回路によって構成され、８
つのセンスアンプ１４の出力の論理がすべて一致してい
るか否かを判定する。比較判定回路１８の出力は、ゲー
トトランジスタ１９を介してレジスタ２０に与えられる
。ゲートトランジスタ１９の開閉は、開閉制御信号発生
回路２１によって発生されるテスト結果比カイネーブル
信号Ｅによって制御される。

この開閉制御信号発生回路２１は、列アドレス信号Ａｄ
ｃおよび行アドレス信号Ａｄｒを入力してその変化を検
出するアドレス変化検出回路２１１と、このアドレス変
化検出回路２１１の出力であるＡＴＤパルスを遅延する
ための遅延回路２１２と、この遅延回路２１２の出力Ａ
ＴＤＤをその一方入力に受けるＡＮＤゲート２１３とに
よって構成されている。なお、ＡＮＤゲート２１３の他
方入力には、読書指定信号ＷＥが与えられる。レジスタ
２０には、パワーオンリセット回路２２の出力がリセッ
ト信号として与えられる。このパワーオンリセット回路
２２は、第１図の半導体記憶装置の電源が投入されたと
きに、パルスを発生し、レジスタ２０を初期リセットす
る。レジスタ２０の出力は、Ｎチャンネル型のトランジ
スタ２３のゲートに与えられる。このトランジスタ２３
のソースは接地されている。また、トランジスタ２３の
ドレインは、直列接続された複数個のＮチャンネルトラ
ンジスタ２４を介して出力イネーブルピン１５に接続さ
れる。各トランジスタ２４は、それぞれダイオード接続
されており、それぞれの順方向抵抗降下が、出力イネー
ブルピン２５の入力インピーダンスを変化させるために
利用される。

以上説明した第１図の構成は、すべて同一の半導体基板
上に搭載されている。そして、この半導体記憶装置の外
周には、データ入出力ピン１６と、列アドレス信号Ａｄ
ｃおよび行アドレス信号Ａｄｒを入力するためのピンと
、読書指定信号ＷＥを入力するためのピンと、出力イネ
ーブルピン２５とが設けられている。これら各ピンは、
テスト機能を有しない標準品の半導体記憶装置において
も使用されるピンである。

次に、第２図のタイムチャートを参照して、第１図に示
す実施例の動作を説明する。

（１）　書込モードの動作 列アドレス信号Ａｄｃが列アドレスデコーダ１１に入力
され、行アドレス信号Ａｄｒが行アドレスデコーダ１２
に入力されると、メモリセルアレイ１０の各サブアレイ
における対応のメモリセルが選択される。このとき、読
書指定信号ＷＥが′Ｌ“レベルになり、選択された各メ
モリセルにデータ人力バッファ１７を介してデータが書
込まれる。

（２）　読出モードの動作 次に、読書指定信号ＷＥが“Ｈ”　レベルになると、各
メモリセルに保持されていたデータが、センスアンプ１
４およびデータ出力バッファ１５を介してデータ入出力
ピン１６に出力される。

このとき、各サブアレイの対応のメモリセルから読出さ
れてきた８つのデータは、センスアンプ１４で増幅され
た後、比較判定回路１８で比較され、１つでも異なるデ
ータがあるときは不良と判定される。

（３）　判定結果記憶モードの動作 比較判定回路１８における良否判定結果は、アドレス変
化検出信号ＡＴＤの遅延信号ＡＴＤＤと読書指定信号Ｗ
Ｅとの論理積であるテスト結果出力イネーブル信号Ｅの
ショートパルスにより、ゲートトランジスタ１９がオン
してレジスタ２０に取込まれる。

（４）　判定結果出力モードの動作 このモードにおいては、通常のデータの出力可否を制御
する出力イネーブル信号ＯＥが入力される出力イネーブ
ルピン２５に、通常の“Ｈルベルの信号より高いレベル
の信号が印加される。このとき、トランジスタ２３は、
レジスタ２０の保持データに応じて、オンもしくはオフ
のいずれかの状態になっている。オン状態のときは、出
力イネーブルピン２５の入力インピーダンスが低下し、
多くのリーク電流が流れる。一方、トランジスタ２３が
オフ状態になっているときは、出力イネーブルピン２５
の入力インピーダンスが極めて高くなり、リーク電流は
ほとんど流れない。したがって、外部装置からは、この
リーク電流の有無で良否判定結果を検出することができ
る。なお、複数の半導体記憶装置を同時にテストしたい
場合は、第１図に示す半導体記憶装置をテストボード上
に複数個搭載し、第４図に示すようなメモリ試験機ＴＭ
から各半導体記憶装置の出力イネーブルピン２５に順番
に高電圧を印加すればよい。

以上のごとく、第１図の実施例では、テスト回路のため
に用いられるすべての信号が半導体記憶装置の内部で作
成され、かつテスト結果の出力も既存のピンを用いて出
力するようにしているので、テスト機能を有さない標準
型の半導体記憶装置と同一のピン数で構成でき、テスト
機能を有さない標準型の半導体記憶装置と極めて高い互
換性を有し、実用性が際めで大である。

また、第１図の実施例では、アドレス変化検出信号ＡＴ
Ｄの遅延信号ＡＴＤＤにより、レジスタ２０における判
定結果取込タイミングが決定されるので、タイミングの
制約条件が小さく確実にテスト回路としての動作が可能
となる。

さらに、第１図の半導体記憶装置は、出力イネーブルピ
ン２５の電流変化をチエツクするだけで、半導体記憶装
置の良否判定が行なえるので、タイミング等の精度の要
求が小さい簡便なメモリテスト装置でも、テストが可能
となる。

なお、上記実施例では、レジスタ２ｏに保持された判定
結果のデータを、出力イネーブルピン２５に出力するよ
うにしたが、標準品の半導体記憶装置に存在するその他
のピンにレジスタ２ｏの保持データを出力するようにし
てもよい。たとえば、読書指定信号ＷＥが入力されるピ
ンに出力するようにしてもよい。

また、何本かのデータ入出力ピン１６の１つに期待値信
号を入力し、それとメモリセルからの出力を比較判定回
路１８で排他的論理和をとり、半導体記憶装置の良否判
定を行なうようにしてもよい。この場合、各サブアレイ
の出力すべてが同−論理の不良のときｔも、不良が検出
できるという利点がある。

［発明の効果］ 以上のように、この発明によれば、テスト機能を内蔵し
ない標準品の半導体記憶装置と同一のピン数で構成でき
るので、標準品との互換性があり、極めて実用性が高い
。また、半導体記憶装置外部でテスト用の信号を発生さ
せる必要がないので、簡単なメモリテスト装置で、テス
トが実施できるという効果もある。

【図面の簡単な説明】

第１図は、この発明の一実施例による半導体記憶装置を
示すブロック図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、従来の半導体記憶装置を示すブロック図であ
る。 第４図は、第３図に示す半導体記憶装置を試験するため
のメモリ試験システムの一例を示すシステム構成図であ
る。 図において、１０はメモリセルアレイ、１１は列アドレ
スデコーダ、１２は行アドレスデコーダ、１３はマルチ
プレクサ、１４はセンスアンプ、１５はデータ出力バッ
ファ、１６はデータ入出力ピン、１７はデータ人力バッ
ファ、１８は比較判定回路、２０はレジスタ、２１は開
閉制御信号発生回路、２１１はアドレス変化検出回路、
２１２は遅延回路、２２はパワーオンリセット回路、２
３および２４は入力インピーダンス制御用のトランジス
タ、２５は出力イネーブルピンを示す。

Claims (1)

1. 【特許請求の範囲】 メモリセルのテスト機能を備えた半導体記憶装置であっ
   て、 複数のメモリセルを有し、かつこれらメモリセルが複数
   のサブアレイに分割配置されたメモリセルアレイ、 前記各サブアレイごとに設けられた複数のデータ入出力
   ピン、 前記データ入出力ピンから入力されたデータを前記サブ
   アレイに書込むために、かつ前記各サブアレイに記憶さ
   れたデータを読出して前記データ入出力ピンに出力する
   ために、前記各サブアレイの対応のメモリセルを指定す
   るデコーダ手段、前記各サブアレイの対応のメモリセル
   から読出されたデータがすべて一致するか否かを判定す
   るための比較判定手段、 前記比較判定手段の判定結果を記憶するためのレジスタ
   手段、 前記レジスタ手段が前記比較判定手段の判定結果を取込
   むタイミングを制御するための取込タイミング制御手段
   、 前記レジスタ手段を初期リセットするためのリセット手
   段、および 前記レジスタ手段の保持データに応答して、所定のピン
   の入力インピーダンスを変化させるための入力インピー
   ダンス変化手段を備え、これら各手段が１つの半導体基
   板上に搭載された半導体記憶装置。