JPH04119600A - テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 - Google Patents
テストモード機能内蔵ダイナミックランダムアクセスメモリ装置Info
- Publication number
- JPH04119600A JPH04119600A JP2240952A JP24095290A JPH04119600A JP H04119600 A JPH04119600 A JP H04119600A JP 2240952 A JP2240952 A JP 2240952A JP 24095290 A JP24095290 A JP 24095290A JP H04119600 A JPH04119600 A JP H04119600A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- ras
- test mode
- cas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/46—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using thermoplastic elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
- H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特殊モードを有するダイナミックランダム
アクセスメモリ装置に関するものである。
アクセスメモリ装置に関するものである。
半導体記憶装置がコンピュータ等に用いられ、大容量化
が望まれている。このような用途の半導体記憶装置とし
て、スタティックランダムアクセスメモリまたはダイナ
ミックランダムアクセスメモリ （以下ＤＲＡＭと称す
）が用いられている。
が望まれている。このような用途の半導体記憶装置とし
て、スタティックランダムアクセスメモリまたはダイナ
ミックランダムアクセスメモリ （以下ＤＲＡＭと称す
）が用いられている。
このうちＤＲＡＭは、通常１つのメモリセルが各々１個
のトランジスタおよびキャパシタにより構成される。こ
れはいわゆる１トランジスタ１キヤバソタ型メモリセル
と呼ばれ、セル面積を小さくすることができ、高集積化
に適している。
のトランジスタおよびキャパシタにより構成される。こ
れはいわゆる１トランジスタ１キヤバソタ型メモリセル
と呼ばれ、セル面積を小さくすることができ、高集積化
に適している。
このように高集積化、大容量化が進むに伴い、ＤＲＡＭ
の不良品を選別するための機能テスト時間は、集積度に
比例して増大し、大幅なテストコストの上昇を招く、そ
のため複数ビットのメモリセルから同時に読み出された
情報論理値がすべて同一の時にある論理値を装置外部へ
出力することによって複数のメモリセルの機能テストを
同時に行い（以下、この複数個のメモリセルの機能テス
トを同時に行なう動作モードをテストモードと称する）
、機能テストに要する時間を大幅に短縮することができ
るＤＲＡＭが実用化されている。
の不良品を選別するための機能テスト時間は、集積度に
比例して増大し、大幅なテストコストの上昇を招く、そ
のため複数ビットのメモリセルから同時に読み出された
情報論理値がすべて同一の時にある論理値を装置外部へ
出力することによって複数のメモリセルの機能テストを
同時に行い（以下、この複数個のメモリセルの機能テス
トを同時に行なう動作モードをテストモードと称する）
、機能テストに要する時間を大幅に短縮することができ
るＤＲＡＭが実用化されている。
ＤＲＡＭは通常の読み出しまたは書き込み動作が始まる
とき、行アドレスストローブ（以下ＲＡＳと称す）信号
が［ＬＪ状態になった後列アドレスストローブ（以下Ｃ
ＡＳと称す）信号が、ｒＬＪ状態になるように規定され
ている。これに対し、ＤＲＡＭがこのテストモードに入
るための信号は次のように標準化された。第４図のタイ
ミング千十−トに示すようにＲＡＳ信号をｒＬＪ状態に
する前にＣＡＳ信号、書込側ｍ（以下Ｗと称す）信号を
ｒＬＪ状態にする（以下ＷエンドＣＡＳビフォアＲＡＳ
リフレッシュサイクルと称す）ことでテストモードが開
始される。このテストモードから抜は出して通常の読み
出しまたは書き込み動作ができるノーマルモードに入る
ためには、ＣＡＳ信号、Ｗ１５をｒＨＪ状態に保持し、
ＲＡＳ信号のみを「ＬＪ状態（以下ＲＡＳオンリーサイ
クルと称す）にするか、Ｗ信号をｒＨＪ状態に保持し、
ＣＡＳ信号をｒＬＪ状態にした後、ＲＡＳ信号をｒＬｊ
状ａ（以下ＣＡＳビフォアＲＡＳサイクルと称す）にす
る。
とき、行アドレスストローブ（以下ＲＡＳと称す）信号
が［ＬＪ状態になった後列アドレスストローブ（以下Ｃ
ＡＳと称す）信号が、ｒＬＪ状態になるように規定され
ている。これに対し、ＤＲＡＭがこのテストモードに入
るための信号は次のように標準化された。第４図のタイ
ミング千十−トに示すようにＲＡＳ信号をｒＬＪ状態に
する前にＣＡＳ信号、書込側ｍ（以下Ｗと称す）信号を
ｒＬＪ状態にする（以下ＷエンドＣＡＳビフォアＲＡＳ
リフレッシュサイクルと称す）ことでテストモードが開
始される。このテストモードから抜は出して通常の読み
出しまたは書き込み動作ができるノーマルモードに入る
ためには、ＣＡＳ信号、Ｗ１５をｒＨＪ状態に保持し、
ＲＡＳ信号のみを「ＬＪ状態（以下ＲＡＳオンリーサイ
クルと称す）にするか、Ｗ信号をｒＨＪ状態に保持し、
ＣＡＳ信号をｒＬＪ状態にした後、ＲＡＳ信号をｒＬｊ
状ａ（以下ＣＡＳビフォアＲＡＳサイクルと称す）にす
る。
第５図はテストモードに入るための信号すなわちＷエン
ドＣＡＳビフォアＲＡＳリフレッシュサイクル信号を検
知するための一例を示す電気回路図である。
ドＣＡＳビフォアＲＡＳリフレッシュサイクル信号を検
知するための一例を示す電気回路図である。
第５図を参照して、この電気回路はｎ型ＭＯＳトランジ
スタ（５ａ）、（５ｂ）、電圧保持用インバータ（６ａ
）、（６ｂ）、（６ｃ）、（６ｄ）およびＡＮＤゲート
（７）を含む、ｎ型ＭＯＳトランジスタ（５ａ）の一方
導通端子はＣＡＳに接続され、そのゲートはＲＡＳに接
続され、その他方導通端子が電圧保持用インバータに接
続される。他方のｎ型ＭＯＳトランジスタ（５ｂ）の一
方導通端子はＷに接続され、そのゲートはＲＡＳに接続
され、その他方導通端子が電圧保持用インバータ（５ｃ
）、（５ｄ）に接続される。
スタ（５ａ）、（５ｂ）、電圧保持用インバータ（６ａ
）、（６ｂ）、（６ｃ）、（６ｄ）およびＡＮＤゲート
（７）を含む、ｎ型ＭＯＳトランジスタ（５ａ）の一方
導通端子はＣＡＳに接続され、そのゲートはＲＡＳに接
続され、その他方導通端子が電圧保持用インバータに接
続される。他方のｎ型ＭＯＳトランジスタ（５ｂ）の一
方導通端子はＷに接続され、そのゲートはＲＡＳに接続
され、その他方導通端子が電圧保持用インバータ（５ｃ
）、（５ｄ）に接続される。
ＤＲＡＭの通常の読み出しまたは書き込み動作の場合、
最初ＲＡＳ信号、ＣＡＳ信号、Ｗ信号はすべてｒＨＪ状
態である。このとき２つのＭＯＳトランジスタ（５ａ）
、（５ｂ）は導通状態になり、ＣＡＳ信号、Ｗ信号ｒＨ
Ｊ状態が電圧保持用インバータに入力され、ＡＮＤゲー
ト（７）の２つの入力はすべてｒＬＪ状態となり、ＡＮ
Ｄゲート（７）の出力はｒＬＪ状態となる。次にＲＡＳ
信号が立ち下がると、２つのＭＯＳトランジスタ（５ａ
）、（５ｂ）は非導通状態になる。すなわちＲＡＳ信号
の立ち上がりに応答してＣＡＳ信号、Ｗ信号はランチさ
れる。２つのＭＯＳ）ランジスタが非導通状態になって
いるため、次にＣＡＳ信号、Ｗ信号はランチされる。２
つのＭＯＳトランジスタが非導通状態になっているため
、次にＣＡＳ信号、Ｗ信号が立ち下がっても、またその
後立ち上がってもＡＮＤゲートの出力はＩＬｊ状態を保
ったままである。
最初ＲＡＳ信号、ＣＡＳ信号、Ｗ信号はすべてｒＨＪ状
態である。このとき２つのＭＯＳトランジスタ（５ａ）
、（５ｂ）は導通状態になり、ＣＡＳ信号、Ｗ信号ｒＨ
Ｊ状態が電圧保持用インバータに入力され、ＡＮＤゲー
ト（７）の２つの入力はすべてｒＬＪ状態となり、ＡＮ
Ｄゲート（７）の出力はｒＬＪ状態となる。次にＲＡＳ
信号が立ち下がると、２つのＭＯＳトランジスタ（５ａ
）、（５ｂ）は非導通状態になる。すなわちＲＡＳ信号
の立ち上がりに応答してＣＡＳ信号、Ｗ信号はランチさ
れる。２つのＭＯＳ）ランジスタが非導通状態になって
いるため、次にＣＡＳ信号、Ｗ信号はランチされる。２
つのＭＯＳトランジスタが非導通状態になっているため
、次にＣＡＳ信号、Ｗ信号が立ち下がっても、またその
後立ち上がってもＡＮＤゲートの出力はＩＬｊ状態を保
ったままである。
したがって通常の読み出しまたは書き込み動作の場合、
ＡＮＤゲート（７）の出力は「Ｌ」状態に保たれたまま
で変化しない。
ＡＮＤゲート（７）の出力は「Ｌ」状態に保たれたまま
で変化しない。
テストモードに入るための信号すなわちＷエンドＣＡＳ
ビフォアＲＡＳリフレッシュサイクル信号の場合、通常
の読み出しまたは書き込み動作同様、最初ＲＡＳ信号、
ＣＡＳ信号、Ｗ信号はすべてｒＨＪ状態である。このと
き２つのＭＯＳ ）ランジスタ（５ａ）、（５ｂ）は導
通状態になり、ＣＡＳ信号、Ｗ信号のＨ状態が電圧保持
用インバータに人力され、ＡＮＤゲート（７）の２つの
入力はすべてｒＬＪ状態となり、ＡＮＤゲート（７）の
出力は、「Ｌ」状態となる０次にＣＡＳ信号とＷ信号が
立ち下がると、電圧保持用インバータにｒＬＪ状態が入
力されＡＮＤゲート（７）の出力はｒＨＪ状態となる。
ビフォアＲＡＳリフレッシュサイクル信号の場合、通常
の読み出しまたは書き込み動作同様、最初ＲＡＳ信号、
ＣＡＳ信号、Ｗ信号はすべてｒＨＪ状態である。このと
き２つのＭＯＳ ）ランジスタ（５ａ）、（５ｂ）は導
通状態になり、ＣＡＳ信号、Ｗ信号のＨ状態が電圧保持
用インバータに人力され、ＡＮＤゲート（７）の２つの
入力はすべてｒＬＪ状態となり、ＡＮＤゲート（７）の
出力は、「Ｌ」状態となる０次にＣＡＳ信号とＷ信号が
立ち下がると、電圧保持用インバータにｒＬＪ状態が入
力されＡＮＤゲート（７）の出力はｒＨＪ状態となる。
すなわちＷエンドＣＡＳビフォアＲＡＳリフレ、シュサ
イクル信号を入力すると、ＡＮＤゲート（７）の出力は
一時ｒＨＪ状態となる。この−時的なｒＨＪ状態の信号
を利用してＤＲＡＭはテストモードを開始する。
イクル信号を入力すると、ＡＮＤゲート（７）の出力は
一時ｒＨＪ状態となる。この−時的なｒＨＪ状態の信号
を利用してＤＲＡＭはテストモードを開始する。
このＷエンドＣＡＳビフォアＲＡＳリフレンシェサイク
ル信号検出回路は、第６図に示すように電ａｔ圧■ｅＣ
印加時にＲＡＳ、ＣＡＳ、Ｗ信号すべてがｒＬＪ状態で
あれば、ＲＡＳ信号、ＣＡＳ信号とＷ信号の電源電圧印
加後の立ち上がり方によっては、テストモードに入って
しまう可能性がある。すなわちＣＡＳ信号、Ｗ信号に比
べてＲＡＳ信号の方が立ち上がりが速い場合、２つの電
圧保持用インバータにｒＬＪ状態が入力されＡＮＤゲー
トの２つの入力信号はｒＨＪ状態となり、ＡＮＤゲート
はｒＨＪ状態を出力することになる。
ル信号検出回路は、第６図に示すように電ａｔ圧■ｅＣ
印加時にＲＡＳ、ＣＡＳ、Ｗ信号すべてがｒＬＪ状態で
あれば、ＲＡＳ信号、ＣＡＳ信号とＷ信号の電源電圧印
加後の立ち上がり方によっては、テストモードに入って
しまう可能性がある。すなわちＣＡＳ信号、Ｗ信号に比
べてＲＡＳ信号の方が立ち上がりが速い場合、２つの電
圧保持用インバータにｒＬＪ状態が入力されＡＮＤゲー
トの２つの入力信号はｒＨＪ状態となり、ＡＮＤゲート
はｒＨＪ状態を出力することになる。
したがってこの「Ｈ」状態の出力信号でテストモードに
入ってしまう、このようにテストモードに入ることを防
止するために、従来は一般に電源電圧印加後にパワーオ
ンリセット信号を出すことでＤＲＡＭをパワーオンリセ
ットしていた。
入ってしまう、このようにテストモードに入ることを防
止するために、従来は一般に電源電圧印加後にパワーオ
ンリセット信号を出すことでＤＲＡＭをパワーオンリセ
ットしていた。
第７図は電源電圧印加後パワーオンリセット（以下ＦＯ
Ｒと称す）信号を出すための電気回路図の一実施例、第
８図はその時のタイミング図である。第７図、第８図を
参照して電源電圧印加後ＰＯＲ信号を出すための動作原
理を説明する。第７図において（８）は抵抗、（９）は
キャパシタ、α〔は電源電圧、（ｌｌａ） 、（ｌｌｂ
） はインバータである。電源電圧印加後キャパシタ（
９）に電荷がチャージされるためには、電荷は抵抗を流
れなければならない。
Ｒと称す）信号を出すための電気回路図の一実施例、第
８図はその時のタイミング図である。第７図、第８図を
参照して電源電圧印加後ＰＯＲ信号を出すための動作原
理を説明する。第７図において（８）は抵抗、（９）は
キャパシタ、α〔は電源電圧、（ｌｌａ） 、（ｌｌｂ
） はインバータである。電源電圧印加後キャパシタ（
９）に電荷がチャージされるためには、電荷は抵抗を流
れなければならない。
抵抗では電荷の流れる量は制限されるので電源電圧印加
後キャパシタ（９）に電荷がチャージされるためには遅
延が生しる。そのためノードＮ４がｒＨＪ状態になるに
も遅延を生し、インバータ（ｌｌａ） に電圧が印加さ
れるまでには遅延が生しる。同様にノードＮ、も遅延し
、インバータ（ｌｌｂ）からの出力信号も遅延すること
になる。すなわちこのインバータ（Ｉｌｂ）の出力信号
は■。、印加後しばらくｒＬＪ状態であり、ある時間が
経過した＆ ｒＨＪ状態になる。そこでこのｒＬＪ状態
の期間を用いて回路のリセット（初期化）を行うことが
できる。
後キャパシタ（９）に電荷がチャージされるためには遅
延が生しる。そのためノードＮ４がｒＨＪ状態になるに
も遅延を生し、インバータ（ｌｌａ） に電圧が印加さ
れるまでには遅延が生しる。同様にノードＮ、も遅延し
、インバータ（ｌｌｂ）からの出力信号も遅延すること
になる。すなわちこのインバータ（Ｉｌｂ）の出力信号
は■。、印加後しばらくｒＬＪ状態であり、ある時間が
経過した＆ ｒＨＪ状態になる。そこでこのｒＬＪ状態
の期間を用いて回路のリセット（初期化）を行うことが
できる。
第９図にＷエンドＣＡＳビフォアＲＡＳリフレッシュサ
イクル信号検出回路にＦＯＲ信号を入力してパワーオン
リセットをするための一実施例を示す。第９図において
この電気回路はｎ型ＭＯＳトランジスタ（１２ａ） 、
（１２ｂ） 、電圧保持用インバータ（１３ａ） 、（
１３ｂ） 、（１３ｃ） 、（１３ｄ）および３人力Ａ
ＮＤゲート圓を含む、ＦＯＲ信号がｒＬＪ状信号はｒＬ
Ｊ状態である。
イクル信号検出回路にＦＯＲ信号を入力してパワーオン
リセットをするための一実施例を示す。第９図において
この電気回路はｎ型ＭＯＳトランジスタ（１２ａ） 、
（１２ｂ） 、電圧保持用インバータ（１３ａ） 、（
１３ｂ） 、（１３ｃ） 、（１３ｄ）および３人力Ａ
ＮＤゲート圓を含む、ＦＯＲ信号がｒＬＪ状信号はｒＬ
Ｊ状態である。
しかし第１０図のようにこのＰＯＲ信号がｒＨＪ状態に
なったあとまで、電源電圧印加後からＲＡＳ、ＣＡＳ、
Ｗ信号がすべてｒＬＪ状態で保たれ続ければ、電源電圧
印加後と同様の原理で、この半導体記憶装置はテストモ
ードに入ってしまう可能性がある。
なったあとまで、電源電圧印加後からＲＡＳ、ＣＡＳ、
Ｗ信号がすべてｒＬＪ状態で保たれ続ければ、電源電圧
印加後と同様の原理で、この半導体記憶装置はテストモ
ードに入ってしまう可能性がある。
〔発明が解決しようとする課題〕
前述のようにテストモードを有する従来のＤＲＡＭは、
電源電圧印加時ＲＡＳ、ＣＡＳＳＷ信号がｒＬＪ状態で
、その後その状態をＦＯＲ信号が「Ｈ」状態になったあ
とまで保たれればテストモードに入ってしまうという問
題点があった。
電源電圧印加時ＲＡＳ、ＣＡＳＳＷ信号がｒＬＪ状態で
、その後その状態をＦＯＲ信号が「Ｈ」状態になったあ
とまで保たれればテストモードに入ってしまうという問
題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、パワーオン後規定のタイミングを経過しない
とテストモードに入らないようにすることを目的とする
。
たもので、パワーオン後規定のタイミングを経過しない
とテストモードに入らないようにすることを目的とする
。
本発明に係る半導体記憶装置は、電源電圧印加後のダミ
ーサイクルによって誘起された信号によってパワーオン
リセットを行う手段を有する。
ーサイクルによって誘起された信号によってパワーオン
リセットを行う手段を有する。
この発明によれば、電源電圧印加時からＲＡＳ。
ＣＡＳ、ＷがｒＬｌ状態に保たれても、ダミーサイクル
を行った後は正常動作する。
を行った後は正常動作する。
次に本発明の一実施例に係る半導体記憶装置について説
明する。本発明はこのダミーサイクル信号の１回目か複
数回目の降下エツジタイミング、もしくは１回目か複数
回目の上昇エツジタイミングを利用して、ＦＯＲ信号を
発生させる。このような機能を内蔵すると、ｔ′ａｔ圧
印加時からＲＡＳ、ＣＡＳ、ＷがｒＬＪ状態に保たれて
も、動作させる前に行われるダミーサイクルで誘起され
たＦＯＲ信号を発生させることで正常動作が行われる。
明する。本発明はこのダミーサイクル信号の１回目か複
数回目の降下エツジタイミング、もしくは１回目か複数
回目の上昇エツジタイミングを利用して、ＦＯＲ信号を
発生させる。このような機能を内蔵すると、ｔ′ａｔ圧
印加時からＲＡＳ、ＣＡＳ、ＷがｒＬＪ状態に保たれて
も、動作させる前に行われるダミーサイクルで誘起され
たＦＯＲ信号を発生させることで正常動作が行われる。
次にダミーサイクルのＲＡＳ信号によってＦＯＲ信号を
出す一実施例の電気回路図を第１図に、その時のタイミ
ング図を第２図に示す。第１図を参照して、この電気回
路はインバータ（１ａ）、（１ｂ）、ＮＯＲゲート（２
ａ）、（２ｂ）、Ａ Ｎ Ｄ ＋３１およびパルス信号
をカウントし、２進のカウント値ごとにパルス信号を出
力する２進カウンタ回路（４）を含む、２進カウンタ回
路は第３図に示すようなカウント動作を行なう。すなわ
ち２進カウンタ回路は入力信号φ１が２圃与えられるご
とに出力信号φ。
出す一実施例の電気回路図を第１図に、その時のタイミ
ング図を第２図に示す。第１図を参照して、この電気回
路はインバータ（１ａ）、（１ｂ）、ＮＯＲゲート（２
ａ）、（２ｂ）、Ａ Ｎ Ｄ ＋３１およびパルス信号
をカウントし、２進のカウント値ごとにパルス信号を出
力する２進カウンタ回路（４）を含む、２進カウンタ回
路は第３図に示すようなカウント動作を行なう。すなわ
ち２進カウンタ回路は入力信号φ１が２圃与えられるご
とに出力信号φ。
は１回出力する。なお２進カウンタ回路はリセット信号
Ｒ３Ｔが与えられており、リセット信号が入力されると
φ。はｒＨＪ状態、φ。は「Ｌ」状態になる。
Ｒ３Ｔが与えられており、リセット信号が入力されると
φ。はｒＨＪ状態、φ。は「Ｌ」状態になる。
このＦＯＲ信号を出す電気回路の動作は、最初リセット
信号が入れられ、２進カウンタ回路の出力信号φ。はｒ
ＨＪ状態、出力信号φ。はｒＬＪ状態となり、ＰＯＲ信
号はｒＬＪ状態となる。したがってＮＯＲゲート（２ａ
）の一方の入力信号（Ｎ、）はｒＬＪ状態になる。また
ＮＯＲゲート（２ｂ）の−方の入力信号（Ｎ２）はｒＬ
Ｊ状態に、ＮＡＮＤゲ−トｆ３１の一方の入力信号（Ｎ
、）はｒＨＪ状態になる。
信号が入れられ、２進カウンタ回路の出力信号φ。はｒ
ＨＪ状態、出力信号φ。はｒＬＪ状態となり、ＰＯＲ信
号はｒＬＪ状態となる。したがってＮＯＲゲート（２ａ
）の一方の入力信号（Ｎ、）はｒＬＪ状態になる。また
ＮＯＲゲート（２ｂ）の−方の入力信号（Ｎ２）はｒＬ
Ｊ状態に、ＮＡＮＤゲ−トｆ３１の一方の入力信号（Ｎ
、）はｒＨＪ状態になる。
次にダミーサイクルが始まってＲＡＳ信号がサイクルす
る。ＮＯＲゲー） （２ａ）の一方の入力信号（Ｎ１）
がｒＬＪ状態に、ＮＯＲゲート（２ｂ）の一方の入力信
号（ＮりはｒＬＪ状態に、ＮＡＮＤゲート（３）の一方
の入力信号（Ｎ、）はｒＨＪ状態であるので、ＲＡＳ信
号がｒＨＪ状態のとき、２進カウンタ回路への入力信号
φ１ はｒＬＪ状態に、ＲＡＳ信号がｒＬＪ状態のとき
、２進カウンタ回路への入力信号φ、はｒＨＪ状態にな
る。したがってＲＡＳ信号のサイクルで２進カウンタ回
路への入力はサイクルする。ＲＡＳ信号のサイクルが２
回繰り返されたとき、２進カウンタ回路の入力信号も２
回サイクルし、２進カウンタ回路の出力信号は逆転し、
φ。はｒＬＪ状態に、φ。はｒＨＪ状態になる。２進カ
ウンタ回路の出力が逆転すると、ＦＯＲ信号も逆転して
ｒＨＪ状態になり、ＮＯＲゲート（２ａ）の一方の入力
信号（Ｎ、）もｒＨＪ状態に変化する。かつＮＯＲゲー
） （２ｂ）の一方の入力信号（Ｎ８）はｒＨＪ状態に
、ＮＡＮＤゲート（３）の一方の入力信号（Ｎ、）はｒ
ＬＪ状態に変化する。ＮＯＲゲート（２ａ〉の一方の入
力信号（Ｎｌ）がｒＨＪ状態に変化するとＲＡＳ信号が
ｒＬＪ、ｒＨＪどちらの状態でもＮＯＲゲート（２ａ）
はｒＬＪ状態の信号を出力することになる。またＮＯＲ
ゲート（２ｂ）の一方の人力信号（Ｎ、）はｒＨＪ状態
に、ＮＡＮＤゲート（３）の一方の入力信号（Ｎ、）は
ｒＬＪ状態に変化するとＮＯＲゲートの出力がｒＬＪ、
ｒＨＪどちらの状態でもＮＯＲゲート（２ｂ）は「Ｌ」
状態の信号を出力し、ＮＡＮＤゲート（３）はｒＨＪ状
態の信号を出力することになる。したがって、２進カウ
ンタ回路の出力信号は逆転し、φ。はｒＬＪ状態に、φ
。はｒＨＪ状態になると以後ＲＡ、 Ｓ信号がサイクル
してもＦＯＲの信号は変化しない、すなわちＦＯＲ信号
はＲＡＳ信号のダミーサイクルによってｒＬＪ状態から
ｒＨＪ状態に立ち上がりリセット信号が入力されない限
りｒＨＪ状態を維持する。このＦＯＲ信号を利用して集
積回路をパワーオンリセットする。
る。ＮＯＲゲー） （２ａ）の一方の入力信号（Ｎ１）
がｒＬＪ状態に、ＮＯＲゲート（２ｂ）の一方の入力信
号（ＮりはｒＬＪ状態に、ＮＡＮＤゲート（３）の一方
の入力信号（Ｎ、）はｒＨＪ状態であるので、ＲＡＳ信
号がｒＨＪ状態のとき、２進カウンタ回路への入力信号
φ１ はｒＬＪ状態に、ＲＡＳ信号がｒＬＪ状態のとき
、２進カウンタ回路への入力信号φ、はｒＨＪ状態にな
る。したがってＲＡＳ信号のサイクルで２進カウンタ回
路への入力はサイクルする。ＲＡＳ信号のサイクルが２
回繰り返されたとき、２進カウンタ回路の入力信号も２
回サイクルし、２進カウンタ回路の出力信号は逆転し、
φ。はｒＬＪ状態に、φ。はｒＨＪ状態になる。２進カ
ウンタ回路の出力が逆転すると、ＦＯＲ信号も逆転して
ｒＨＪ状態になり、ＮＯＲゲート（２ａ）の一方の入力
信号（Ｎ、）もｒＨＪ状態に変化する。かつＮＯＲゲー
） （２ｂ）の一方の入力信号（Ｎ８）はｒＨＪ状態に
、ＮＡＮＤゲート（３）の一方の入力信号（Ｎ、）はｒ
ＬＪ状態に変化する。ＮＯＲゲート（２ａ〉の一方の入
力信号（Ｎｌ）がｒＨＪ状態に変化するとＲＡＳ信号が
ｒＬＪ、ｒＨＪどちらの状態でもＮＯＲゲート（２ａ）
はｒＬＪ状態の信号を出力することになる。またＮＯＲ
ゲート（２ｂ）の一方の人力信号（Ｎ、）はｒＨＪ状態
に、ＮＡＮＤゲート（３）の一方の入力信号（Ｎ、）は
ｒＬＪ状態に変化するとＮＯＲゲートの出力がｒＬＪ、
ｒＨＪどちらの状態でもＮＯＲゲート（２ｂ）は「Ｌ」
状態の信号を出力し、ＮＡＮＤゲート（３）はｒＨＪ状
態の信号を出力することになる。したがって、２進カウ
ンタ回路の出力信号は逆転し、φ。はｒＬＪ状態に、φ
。はｒＨＪ状態になると以後ＲＡ、 Ｓ信号がサイクル
してもＦＯＲの信号は変化しない、すなわちＦＯＲ信号
はＲＡＳ信号のダミーサイクルによってｒＬＪ状態から
ｒＨＪ状態に立ち上がりリセット信号が入力されない限
りｒＨＪ状態を維持する。このＦＯＲ信号を利用して集
積回路をパワーオンリセットする。
なお、上記実施例では２進カウンタ回路を用いてＲＡＳ
信号が２回サイクルしたときにＦＯＲ信号を立ち上げた
が２進カウンタ回路の代わりに８進力ウンタ回路までの
カウンタ回路を入れても同様の効果が得られる。また上
記実施例ではＲＡＳ信号を利用してＦＯＲ信号を出力し
たが、ＲＡＳ信号によって誘起された信号でも同様の効
果が現われる。
信号が２回サイクルしたときにＦＯＲ信号を立ち上げた
が２進カウンタ回路の代わりに８進力ウンタ回路までの
カウンタ回路を入れても同様の効果が得られる。また上
記実施例ではＲＡＳ信号を利用してＦＯＲ信号を出力し
たが、ＲＡＳ信号によって誘起された信号でも同様の効
果が現われる。
以上のようにこの発明によれば、ダミーサイクルによっ
て誘起されたＦＯＲ信号を出力するのでＷエンドＣＡＳ
ビフォアＲＡＳリフレッシュサイクルを入力しない限り
テストモードで動作しないという効果がある。
て誘起されたＦＯＲ信号を出力するのでＷエンドＣＡＳ
ビフォアＲＡＳリフレッシュサイクルを入力しない限り
テストモードで動作しないという効果がある。
第１図はこの発明の一実施例を示す電気回路図、第２図
は第１図の回路の動作を説明するためのタイミング図、
第３図は第１図に示す２進カウンタ回路の動作を示す信
号波形図である。第４図はテストモードに入るための信
号波形図、第５図は第４図の信号波形を検知するための
一実施例を示す。 第６図はテストモードに入ってしまう可能性のある信号
波形図、第７図は従来のＦＯＲ信号を発生するための一
実施例を示す電気回路図、第８図は第７図の回路の動作
を説明するためのタイミング図である。第９図は第５図
の回路をパワーオンリセットするための回路である。第
１０図は従来のＦＯＲ信号発生回路ではテストモードに
入ってしまう可能性のある信号波、形図である。 図において（１ａ）、（ｌｂ）はインバータ、（２ａ）
、（２ｂ）はＮＯＲゲート、（３）はＮＡＮＤゲート、
（４）は２進カウンタ回路である。 なお各図中、同一符号は同一、または相当部分を示す。
は第１図の回路の動作を説明するためのタイミング図、
第３図は第１図に示す２進カウンタ回路の動作を示す信
号波形図である。第４図はテストモードに入るための信
号波形図、第５図は第４図の信号波形を検知するための
一実施例を示す。 第６図はテストモードに入ってしまう可能性のある信号
波形図、第７図は従来のＦＯＲ信号を発生するための一
実施例を示す電気回路図、第８図は第７図の回路の動作
を説明するためのタイミング図である。第９図は第５図
の回路をパワーオンリセットするための回路である。第
１０図は従来のＦＯＲ信号発生回路ではテストモードに
入ってしまう可能性のある信号波、形図である。 図において（１ａ）、（ｌｂ）はインバータ、（２ａ）
、（２ｂ）はＮＯＲゲート、（３）はＮＡＮＤゲート、
（４）は２進カウンタ回路である。 なお各図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 電源電圧印加後動作させる前に８回の行アドレススト
ローブ信号のサイクル、もしくは８回の行アドレススト
ローブ信号と列アドレスストローブ信号のサイクルを行
ない、さらにこのサイクルを行なっているときは、書込
制御信号は「Ｈ」状態で保つ（以下ダミーサイクルと称
す）ことを行うダイナミックランダムアクセスメモリ装
置において、電源電圧印加動作させるダミーサイクルを
利用して、パワーオンリセットさせることを特徴とする
テストモード機能内蔵ダイナミックランダムアクセスメ
モリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240952A JPH04119600A (ja) | 1990-09-10 | 1990-09-10 | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| US07/751,934 US5270977A (en) | 1990-09-10 | 1991-09-03 | Dynamic random access memory device capable of performing test mode operation and method of operating such memory device |
| KR1019910015461A KR960001327B1 (ko) | 1990-09-10 | 1991-09-04 | 테스트모드기능 내장 다이내믹 랜덤 액세스 메모리장치 |
| DE4129875A DE4129875A1 (de) | 1990-09-10 | 1991-09-09 | Dynamische direktzugriffsspeichereinrichtung mit einem testmodusbetrieb und betriebsverfahren hierfuer |
| US08/572,516 USRE36875E (en) | 1990-09-10 | 1995-12-14 | Semiconductor memory device capable of performing test mode operation and method of operating such semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240952A JPH04119600A (ja) | 1990-09-10 | 1990-09-10 | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119600A true JPH04119600A (ja) | 1992-04-21 |
Family
ID=17067098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240952A Pending JPH04119600A (ja) | 1990-09-10 | 1990-09-10 | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5270977A (ja) |
| JP (1) | JPH04119600A (ja) |
| KR (1) | KR960001327B1 (ja) |
| DE (1) | DE4129875A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527835B2 (ja) * | 1990-07-31 | 1996-08-28 | 三菱電機株式会社 | 半導体装置 |
| JPH0636593A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6204701B1 (en) | 1994-05-31 | 2001-03-20 | Texas Instruments Incorporated | Power up detection circuit |
| JPH08153400A (ja) * | 1994-11-29 | 1996-06-11 | Mitsubishi Electric Corp | Ｄｒａｍ |
| DE19524874C1 (de) * | 1995-07-07 | 1997-03-06 | Siemens Ag | Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart |
| JPH10125742A (ja) * | 1996-10-22 | 1998-05-15 | Mitsubishi Electric Corp | 半導体集積回路の良否判定方法及び半導体集積回路 |
| US5745430A (en) * | 1996-12-30 | 1998-04-28 | Siemens Aktiengesellschaft | Circuit and method to externally adjust internal circuit timing |
| US6115307A (en) | 1997-05-19 | 2000-09-05 | Micron Technology, Inc. | Method and structure for rapid enablement |
| JPH1116395A (ja) * | 1997-06-25 | 1999-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
| US5901095A (en) * | 1997-12-23 | 1999-05-04 | Lsi Logic Corporation | Reprogrammable address selector for an embedded DRAM |
| US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
| US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
| US6064588A (en) * | 1998-03-30 | 2000-05-16 | Lsi Logic Corporation | Embedded dram with noise-protected differential capacitor memory cells |
| US6005824A (en) * | 1998-06-30 | 1999-12-21 | Lsi Logic Corporation | Inherently compensated clocking circuit for dynamic random access memory |
| US5978304A (en) * | 1998-06-30 | 1999-11-02 | Lsi Logic Corporation | Hierarchical, adaptable-configuration dynamic random access memory |
| JP2000021173A (ja) * | 1998-07-02 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001155485A (ja) * | 1999-11-29 | 2001-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6137738A (en) * | 1999-11-30 | 2000-10-24 | Lucent Technologies, Inc. | Method for in-system programming of serially configured EEPROMS using a JTAG interface of a field programmable gate array |
| JP2001202797A (ja) * | 2000-01-20 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置および半導体テスト方法 |
| US6320812B1 (en) * | 2000-09-20 | 2001-11-20 | Agilent Technologies, Inc. | Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed |
| JP4263374B2 (ja) | 2001-01-22 | 2009-05-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194799A (ja) * | 1989-12-25 | 1991-08-26 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113392A (ja) * | 1983-11-25 | 1985-06-19 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS61258399A (ja) * | 1985-05-11 | 1986-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| JPS6441519A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH01125796A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | 疑似スタティック・ランダム・アクセス・メモリ |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0352326A (ja) * | 1989-07-19 | 1991-03-06 | Nec Corp | パワーオンリセット回路 |
| JPH0799619B2 (ja) * | 1989-12-28 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1990
- 1990-09-10 JP JP2240952A patent/JPH04119600A/ja active Pending
-
1991
- 1991-09-03 US US07/751,934 patent/US5270977A/en not_active Expired - Lifetime
- 1991-09-04 KR KR1019910015461A patent/KR960001327B1/ko not_active IP Right Cessation
- 1991-09-09 DE DE4129875A patent/DE4129875A1/de active Granted
-
1995
- 1995-12-14 US US08/572,516 patent/USRE36875E/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194799A (ja) * | 1989-12-25 | 1991-08-26 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001327B1 (ko) | 1996-01-25 |
| US5270977A (en) | 1993-12-14 |
| KR920007186A (ko) | 1992-04-28 |
| DE4129875C2 (ja) | 1993-09-02 |
| USRE36875E (en) | 2000-09-19 |
| DE4129875A1 (de) | 1992-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04119600A (ja) | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 | |
| JP2787639B2 (ja) | パルス信号発生回路および半導体記憶装置 | |
| JP2945508B2 (ja) | 半導体装置 | |
| US4627032A (en) | Glitch lockout circuit for memory array | |
| JPS6057156B2 (ja) | 半導体メモリ装置 | |
| JP2644261B2 (ja) | ダイナミック型半導体記憶装置 | |
| KR960012013A (ko) | 동기형 반도체 기억 장치 | |
| JPH04344387A (ja) | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 | |
| KR970023464A (ko) | 테스트 회로가 설치된 반도체 메모리 | |
| JPH04259983A (ja) | 半導体記憶装置 | |
| US6034904A (en) | Semiconductor memory device having selection circuit for arbitrarily setting a word line to selected state at high speed in test mode | |
| US6246603B1 (en) | Circuit and method for substantially preventing imprint effects in a ferroelectric memory device | |
| US5198709A (en) | Address transition detector circuit | |
| WO1996028825A1 (fr) | Memoire a semi-conducteur | |
| JPS61110396A (ja) | 半導体記憶装置 | |
| US4823322A (en) | Dynamic random access memory device having an improved timing arrangement | |
| JP3192751B2 (ja) | 半導体装置 | |
| JP3421760B2 (ja) | Ｓｄｒａｍのパワーオンリセット信号発生回路 | |
| JP3319394B2 (ja) | 半導体記憶装置 | |
| JP4004173B2 (ja) | タイミング信号生成回路及びこの回路が形成された半導体装置 | |
| EP0500304A2 (en) | A semiconductor memory device | |
| JPH05205465A (ja) | 半導体メモリ装置 | |
| TWI584302B (zh) | 用於半導體記憶體的控制裝置 | |
| JP3919847B2 (ja) | 半導体記憶装置 | |
| JPS63184989A (ja) | 半導体記憶装置 |