JPH03194799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
多ビット（並列ビット）テスト等のテストモード機能を
備えたダイナミック型ＲＡＭ　（ランダム・アクセス・
メモリ）等に利用して特に有効な技術に関するものであ
る。

〔従来の技術〕

ダイナミック型ＲＡＭ等の大容量化が進み、その機能試
験を効率化する一つの手段として、１回のメモリアクセ
スで複数ビットの記憶データを書き込み又は読み出しさ
らに照合する多ビントテストが、ＪＥＤＥＣ（Ｊｏｉｎ
ｔ　　Ｅｌｅｃｔｒｏｎ　　ＤｅｖｉｃｅＥｎｇｉｎｅ
ｅｒｉｎｇ　　Ｃｏｕｎｃｉｌ）によって規定されてい
る。多ピントテストは、ダイナミック型ＲＡＭＩをテス
トモード状態として行われ、ダイナミック型ＲＡＭは、
例えばＷ下・τア】ビフォアＹτ１号イクルが実行され
ることでテストモード状態とされ、ＣＡＳビフォアＲＡ
Ｓ又はＲＡＳオンリーリフレッシュサイクルが実行され
ることでテストモードから解放される。

ダイナミック型ＲＡＭ等のテストモードとそのセント及
びリセット方式については、例えば、ｒ日経マイクロデ
バイスＪ　１９Ｂ７年５万号の第５３頁〜第６２頁に記
載されている。

〔発明が解決しようとする課題〕

上記のようなテストモードフラグを有するダイナミック
型ＲＡＭ等において、ＷＥ　−ＣＡＳビフォアＲＡＳサ
イクルは、ライトイネーブル信号ＷＥ及びカラムアドレ
スストローブ信号ＣＡＳがロウアドレスストローブ信号
ＲＡＳに先立ってロウレベルとされることによりｔ旨定
される。このため、ダイナミック型ＲＡＭ等の電源投入
時、例えばロウアドレスストローブ信号ＲＡＳ等の起動
制御信号の入力レベルが確定されていない場合に、誤っ
てテストモード状態となり、不本意な動作が行われるお
それがある。

この発明の目的は、電源投入当初においてテストモード
を自律的に解除しうるダイナミック型ＲＡＭ等の半導体
記憶装置を提供することにある。

この発明の他の目的は、テストモード機能を有するダイ
ナミック型ＲＡＭ等の誤動作を防止し、その信頼性を高
めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、テストモード機能を有するダイナミック型Ｒ
ＡＭ等において、テストモードセットサイクルによりセ
ット状態とされテストモートリセントサイクルによりリ
セット状態とされるテストモードフラグを、電源投入当
初、起動制御信号が待機時のレベルに確定された時点で
、強制的にリセット状態とする。また、電源投入当初、
実質的なテストモードリセットサイクルを、ダイナミッ
ク型ＲＡＭ等の内部で自律的に実行する。

（作　用〕 上記した手段によれば、電源投入時、ダイナミック型Ｒ
ＡＭ等が誤ってテストモード状態となった場合でも、自
律的にかつ早期にしかも確実にこれを解除できる。その
結果、ダイナミック型ＲＡＭの電源投入時における誤動
作を防止し、その信頼性を高めることができる。

（実施例１〕 第５図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第１
図には、第５図のダイナミック型ＲＡＭのタイミング発
生回路ＴＧの一実施例の部分的な回路図が示され、第２
図には、その信号波形図が示されている。さらに、！＠
６図及び第７図ならびに第８図には、第５図のダイナミ
ック型ＲＡＭのＷＥ　−ＣＡＳビフォアＲＡＳサイクル
（以下、ＷＣＢＲサイクルと略称する）及びＣＡＳビフ
ォアＲＡＳサイクル（以下、ＣＢＲサイクルと略称する
）ならびにＲＡＳオンリーリフレッシュサイクル（以下
、ＲＯＲサイクルと略称する）の起動タイミング図がそ
れぞれ示されている。これらの図に従って、この実施例
のダイナミック型ＲＡＭ及びタイミング発生回路ＴＧの
構成と動作の揚要ならびにその特徴について説明する。

なお、第１図の各回路素子ならびに第５図の各ブロック
を構成する回路素子は、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上に形成される。以下の図におい
て、そのチャンネル（バンクゲート）部に矢印が付され
るＭＯＳＦＥＴ　（絶縁ゲーを型電界効果トランジスタ
）はＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯ３ＦＥＴと区別して示される。

第５図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置される複数のワード線と、同図の水
平方向に平行して配置される複数の相補データ線及びこ
れらのワード線と相補データ線の交点に格子状に配置さ
れる複数のダイナミック型メモリセルとを含む。

メモリアレイＭＡＲＹを構成するワード線は、ロウアド
レスデコーダＲＡＤに結合され、択一的に選択状態とさ
れる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢからｉ十１ビットの相補
内部アドレス信号ａｘｏ〜ａｘｉ（ここで、例えば非反
転内部アドレス信号ａＸＯと反転内部アドレス信号ａｘ
Ｑをあわせて相補内部アドレス信号ａｘＯのように表す
、以下、相補信号について同様）が供給される。また、
タイミング発生回路ＴＧから、タイミング信号φＸが供
給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレＸｉ％　ａ　ｘ　Ｏ〜ａ　
ｘ　ｉをデコードし、メモリアレイＭＡＲＹの対応する
ワード線を択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸから伝達されるロウアドレス信号を、タイミン
グ発生回路ＴＧから供給されるタイミング信号φａ’ｒ
に従って取り込み、保持する。

また、これらのロウアドレス信号をもとに上記相補内部
アドレス信号ａｘＱ〜ａｘｉを形成し、ロウアドレスデ
コーダＲＡＤに供給する。

アドレスマルチプレクサＡＭＸは、特に制限されないが
、ダイナミック型ＲＡＭが通常の動作モードとされタイ
ミング発生回路ＴＧからロウレベルのタイミング信号φ
ｒｅｆが供給されるとき、外部端子ＡＯ〜Ａｉを介して
時分割的に供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
選択し、上記ロウアドレス信号としてロウアドレスバッ
ファＲＡＢに伝達する。また、ダイナミック型ＲＡＭが
ＣＢＲリフレッシュサイクルとされ上記タイミング信号
φｒａｆがハイレベルとされるとき、リフレッシュアド
レスカウンタＲＦＣから供給されるリフレッシエアドレ
ス信号ａｒＱ〜ａｒｔを選択し、上記ロウアドレス信号
としてロウアドレスバッファＲＡＢに伝達する。

リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、ダイナミック型ＲＡＭがＣＢＲリフレッシュモ
ードとされるとき、タイミング発生回路ＴＧから供給さ
れるタイミング信号φｒｃに従って歩道動作を行う、そ
の結果、上記リフレッシュアドレス信号ａｒｏ〜ａｒｔ
を形成し、アドレスマルチプレクサＡＭＸに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンプＳＡの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チＣ８Ｗの対応するスイッチＭＯ３ＦＥＴに結合される
。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる複数の単位増幅回路を含む
、これらの単位増幅回路には、タイミング発生回路ＴＧ
からタイミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出し信号を増幅し、ハイレベル
又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ８Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる複数対のスイッチＭＯ
３ＦＥＴを含む、これらのスイッチＭＯ５ＦＥＴの一方
は、前述のように、メモリアレイＭＡＲＹの対応する相
補データ線にそれぞれ結合され、その他方は、８組の相
補共通データ線ＣＤ０−ＣＤ７に８対ごとに順次共通結
合される。隣接する８対のスイッチＭＯ３ＦＥＴのゲー
トはそれぞれ共通結合され、カラムアドレスデコーダＣ
ＡＤから対応するデータ線選択信号がそれぞれ供給され
る。

カラムスイッチＣ８Ｗの隣接する８対のスイッチＭＯＳ
ＦＥＴは、対応する上記データ線選択信号が択一的にハ
イレベルとされることで、選択的にかつ一斉にオン状態
となる。これにより、メモリアレイＭＡＲＹの対応する
８組の相補データ線が、上記相補共通データ縁立Ｄθ〜
−〇Ｄ７に選択的に接続される。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢからｉ−２ビツトの
相補内部アドレス信号１ｙＯ−互ｙｉ−３が供給され、
タイミング発生回路ＴＧからタイミング信号φｙが供給
される。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号土ｙＯ〜ａｙｉ
−３をデコードし、対応するデータ線選択信号を択一的
にハイレベルとする。これらのデータ線選択信号は、前
述のように、カラムスイッチＣ８Ｗの対応する８対のス
イッチＭＯ３ＦＥＴにそれぞれ供給される。

カラムアドレスバッファＣＡＢは、外部ｆｉ子ＡＯ〜Ａ
ｉを介して時分割的に供給されるＹアドレス信号ＡＹＯ
〜ＡＹｉを、タイミング発生回路ＴＧから供給されるタ
イミング信号φａ（に従って取り込み、保持する。また
、これらのＹアドレス信号をもとに、相補内部アドレス
信号土ｙＯ〜土ｙｉを形成する。このうち、上位３ビツ
トの相補内部アドレス信号まｙｉ−２〜ａｙｉは、特に
制限されないが、後述するデータ入出力回路Ｉ１０に供
給され、残りの相補内部アドレス信号ａｙＱ〜ａｙｉ−
３は、前述のように、カラムアドレスデコーダＣＡＤに
供給される。

相補共通データ線−〇ＤＯ〜ＣＤ７は、特に制限されな
いが、データ入出力回路Ｉ１０に結合される。データ入
出力回路Ｉ１０には、タイミング発生回路ＴＯからタイ
ミング信号φＷ及びφｒならびにテストモード信号ｔｍ
が供給され、カラムアドレスバッファＣＡＢから上記相
補内部アドレス信号ａｙｉ−２〜ａｙｉが供給される。

このうち、テストモード信号ｔｍは、特に制限されない
が、ダイナミック型ＲＡＭがテストモードとされるとき
、選択的にハイレベルとされる。

データ入出力回路１１０は、特に制限されないが、上記
相補共通データ線−〇ＤＯ〜−〇Ｄ７に対応して設けら
れる８個のデータ入力バッファ及びデータ出力バッファ
と、１個の多ビツト試験回路とを備える。このうち、各
データ人力バッファの入力端子は、データ入力端子Ｄｉ
ｎに実質的に共通結合され、その出力端子は、対応する
相補共通データ線ＣＤＯ〜−Ｃより７にそれぞれ結合さ
れる。データ人力バッファには、上記タイミング信号φ
Ｗが共通に供給され、さらに図示されないバッファ選択
信号がそれぞれ供給される。これらのバッファ選択信号
は、特に制限されないが、ダイナミック型ＲＡＭが通常
の動作モードとされるとき、上記相補内部アドレス信号
ａｙｉ−２〜ａｙｉに従って択一的にハイレベルとされ
、テストモードとされるとき、相補内部アドレス信号ａ
ｙｉ−２〜！ｙｉに関係なく一斉にハイレベルとされる
。

データ人力バッファは、ダイナミック型ＲＡＭが書き込
みモードとされることによって上記タイミング信号φＷ
がハイレベルとされ、かつ対応する上記バッファ選択信
号がハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、データ入力バッファは、
データ入力端子Ｄｉｎを介して供給される書き込みデー
タに従った相補書き込み信号を形成し、対応する相補共
通データ線ＣＤＯ〜ＣＤ７を介して、メモリアレイＭＡ
ＲＹの選択されたメモリセルに供給する。

特に制限されないが、上記タイミング信号φＷがロウレ
ベルとされるとき、データ入力バッファの出力はハイイ
ンピーダンス状態とされる。

次に、データ入出力回路Ｉ１０の各データ出力バッファ
の入力端子は、対応する上記相補共通データ線ＣＤＯ〜
ＣＤ７にそれぞれ結合され、その出力端子は、データ出
力端子ｐｏｕｔに実質的に共通結合される。データ出カ
バソファには、タイミング発注回路ＴＧからタイミング
信号φｒが共通に供給され、さらに対応する上記バッフ
ァ選択信号がそれぞれ供給される。

データ出力バッファは、ダイナミック型ＲＡＭが読み出
しモードとされることによって上記タイミング信号φｒ
がハイレベルとされ、°かつ対応する上記バッファ選択
信号がハイレベルとされることで、選択的に動作状態と
される。この動作状態において、データ出力バッファは
、メモリアレイＭＡＲＹの選択されたメモリセルから対
応する相補共通データ線ＣＤＯ〜ＣＤ７を介して出力さ
れる２値読み出し信号をさらに増幅する。データ出力バ
ッファの出力信号は、ダイナミック型ＲＡＭが通常の読
み出しモードとされるとき、データ出力端子ｐｏｕｔか
ら送出され、ダイナミック型ＲＡＭがテストモードとさ
れるとき、多ビツト試験回路に伝達される。

一方、データ入出力回路Ｉ１０の多ビツト試験回路は、
ダイナミック型ＲＡＭがテストモードとされ上記テスト
モード信号ｔｍがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、多ピント試
験回路は、特に制限されないが、各データ出力バッファ
から出力される合計８ピントの読み出しデータを照合す
る。その結果、これらの読み出しデータがすべて一致し
た場合には、特に制限されないが、データ出力端子Ｄｏ
ｕｔからハイレベルの出力信号を送出し、１ビツトでも
不一致である場合には、ロウレベルの出力信号を送出す
る。つまり、この実施例のダイナミック型ＲＡＭのテス
トモードで番よ、８ピントを単位とする多ビツトテスト
が行われ、これによって大容量化されたダイナミック型
ＲＡＭの機能試験が効率化される。

タイミング発生回路ＴＧには、外部装置から起動制御信
号として、ロウアドレスストローブ信号ＲＡＳ及びカラ
ムアドレスストローブ信号ＣＡＳならびにライトイネー
ブル信号ＷＥが供給され、さらに電源起動確認回路ＷＫ
から電源起動確認信号ｗｋが供給される。

ここで、電源起動確認回路ＷＫは、特に制限されないが
、回路の電源電圧と図示されない基板バンクバイアス電
圧とを受け、ダイナミック型ＲＡＭの電源電圧の起動状
態を確認して、電源起動確認信号ｗｋを選択的に形成す
る。すなわち、電源起動確認回路ＷＫは、ダイナミック
型ＲＡＭの電源電圧が投入され回路の電源電圧が上昇す
ることにより、まず電源起動ｉ認信号ｗｋをハイレベル
とし、次に、回路の電源電圧をもとに基板バンクバイア
ス電圧が形成され所定の負電位に達した時点でこれをロ
ウレベルに戻す、その結果、タイミング発生回路ＴＧは
、電源起動確認信号ｗｋが一時的にハイレベルとされか
つロウレベルに戻されるのを確認することで、ダイナミ
ック型ＲＡＭの′Ｒｉ源電圧電圧動状態をム別できる。

タイミング発生回路ＴＯは、上記ロウアドレスストロー
ブ信号ＲＡＳ及びカラムアドレスストロ−１１４号ＣＡ
Ｓ及びライトイネーブル信号ＷＥをもとに、ダイナミッ
ク型ＲＡ　Ｍの動作モードを判定するとともに、上記各
種のタイミング信号やテストモード信号Ｌｍ等を形成し
、ダイナミック型ＲＡＭの各部に供給する。

すなわち、タイミング発生回路ＴＧは、第６図に示され
るように、カラムアドレスストローブ信号２びライトイ
ネーブル信号Ｗ１）（ロウアドレスストローブ信号ＲＡ
Ｓに先立ってロウレベルとされるとき、ダイナミック型
ＲＡＭをＷＣＢＲサイクルとする。このとき、タイミン
グ発生回路ＴＧでは、後述するように、内部信号ＴＳＯ
がハイレベルとされ、テストモードフラグすなわちテス
トモード信号ｔｍに対応するラッチ回路ＬＴ２がセット
状態とされる。

一方、タイミング発生回路ＴＧは、第７図に示されるよ
うに、カラムアドレスストローブ信号ＣＡＳのみがロウ
アドレスストローブ信号ＲＡＳに先立ってロウレベルと
されるとき、ダイナミック型ＲＡＭをＣＢＲサイクルと
する。このとき、タイミング発生回路ＴＧでは、ＣＢＲ
リフレッシュが実行されるとともに、後述するように、
反転内部信号ＴＲＯがロウレベルとされ、上記ランチ回
路ＬＴ２がリセント状態とされる。

同様に、タイミング発生回路ＴＧは、ロウアドレススト
ローブ信号ＲＡＳのみがロウレベルに変化されるとき、
ダイナミック型ＲＡＭをＲＯＲサイクルとする。このと
き、タイミング発生回路ＴＧでは、ＲＡＳオンリーリフ
レッシュが実行されるとともに、ロウアドレスストロー
ブ信号ＲＡＳがハイレベルに戻された時点で上記反転内
部信号ＴＲＯがロウレベルとされ、ラッチ回路り、Ｔ２
がリセント状態とされる。

つまり、この実施例のダイナミック型ＲＡＭでは、ＷＣ
ＢＲサイクルによってテストモードセットサイクルが指
定され、ＣＢＲサイクル及びＲＯＲサイクルによってテ
ストモードリセットサイクルが指定されるものである。

この実ｈε例において、タイミング発生回路ＴＧは、特
に制限されないが、第１図に示されるように、その二つ
の入力端子に、ロウアドレスストローブ信号ＲＡＳ及び
カラムアドレスストローブ信号ＣＡＳに従って形成され
た内部信号Ｒ１及びＣＩを受けるナントゲート回路ＮＡ
Ｉを含む、このナンドデー１−回ｌｌＮＡｌの出力信号
すなわち内部信号ＣＫＬは、第２図に例示されるように
、ロウアドレスストローブ信号ＲＡＳ又はカラムアドレ
スストローブ信号ＣＡＳのいずれかがロウレベルとされ
ることでハイレベルとされ、これらの起動制御信号がハ
イレベルすなわち待機時のレベルに戻されることでロウ
レベルとされる。

内部信号ＣＫＬは、特に制限されないが、ナントゲート
回路ＮＡ２及びＮＡ３からなるラッチ回路ＬＴＩの反転
リセット入力端子に供給される。

ラッチ回路ＬＴＩの反転セット入力端子には、電源起動
確認信号ｗｋのインバータ回路Ｎ５による反転信号が供
給される。これにより、ランチ回路ＬＴＩの非反転出力
信号すなわち内部信号φＶＣは、第２図に例示されるよ
うに、電源起動確認信号ｗｋが一時的にハイレベルとさ
れることでハイレベルとされ、上記内部信号ＣＫＬがロ
ウレベルとされることでロウレベルに戻される。つまり
、内部信号φｖＣは、電源が投入されてからダイナミッ
ク型ＲＡＭが正常に動作しうる状態となるまでの間、−
時的にハイレベルとされる。

内部信号φｖＣは、特に制限されないが、Ｐチャンネル
ＭＯ３ＦＥＴＱＩ−Ｑ４ならびにＮチャンネルＭＯ３Ｆ
ＥＴＱＩ　１〜Ｑ１４からなるセレクタＳＥＬの選択制
御信号として供給されるとともに、インバータ回路Ｎ６
により反転された後、ナントゲート回路ＮＡ４ないしＮ
Ａ６の一方の入力端子に供給される。ナントゲート回路
ＮＡ４の他方の入力端子には、タイミング発生回路ＴＧ
の図示されない前段回路から上述の内部信号ＴＳＯが供
給される。また、ナントゲート回路ＮＡ５の他方の入力
端子には、上記セレクタＳＥＬの出力信号すなわち内部
信号ＣＯが供給され、ナントゲート回路ＮＡ６の他方の
入力端子には、タイミング発生回路ＴＧの図示されない
他の前段回路から反転内部信号ＴＲＯが供給される。こ
こで、内部信号ＴＳＯは、前述のように、ＷＣＢＲサイ
クルすなわちテストモードセットサイクルが識別された
とき選択的にハイレベルとされ、反転内部信号ＴＲＯは
、ＣＢＲサイクル又はＲＯＲサイクルすなわちテストモ
ードリセットサイクルが識別されたとき選択的にロウレ
ベルとされる。

ナントゲート回路ＮＡ４の出力信号は、インバータ回路
Ｎ７により反転された後、内部信号ＴＳとして、セレク
タＳＥＬの一方の入力端子に供給される。また、ナント
ゲート回路ＮＡ５の出力信号は、反転内部信号ＴＥとし
て、上記セレクタＳＥＬの他方の入力端子に供給される
とともに、ナントゲート回路ＮＡ７及びＮＡ８からなる
ラッチ回路ＬＴ２の反転セント入力端子に供給される。

さらに、ナントゲート回路ＮＡ６の出力信号は、インバ
ータ回路Ｎ６により反転された後、反転内部信号〒■と
して、上記ラッチ回路ＬＴ２の反転リセット入力端子に
供給される。ランチ回路ＬＴ２の出力信号は、テストモ
ードフラグすなわちテストモード信号ｔｍとして、上記
データ入出力回路Ｉ１０に供給される。

これらのことから、電源投入当初、ダイナミック型ＲＡ
Ｍが正常に動作できない間は、前述のように、内部信号
φＶＣがハイレベルとされ、反転内部信号φｖＣはロウ
レベルとされる。したがつて、ナントゲート回路ＮＡ４
及びセレクタＳＥＬは論理的に閉じた状態となり、反転
内部信号１１薯は、内部信号ＴＳに関係なく、ハイレベ
ルに固定される。また、反転内部信号φｖＣがロウレベ
ルとされることで、反転内部信号ＴＲが、反転内部信号
ＴＲＯに関係なく、ロウレベルとなる。このため、ラン
チ回路ＬＴ２は強制的にリセット状態とされ、テストモ
ード信号ｔｍはロウレベルに固定される。これにより、
電源投入時、誤ってテストモード状態となった場合でも
、ダイナミック型ＲＡＭは、強制的にテストモードから
解放され、その誤動作が防止される。

一方、ダイナミック型ＲＡＭが正常に動作しうる状態と
なり、内部信号φｖＣがロウレベルに戻されると、反転
内部信号φ■Ｃはハイレベルとなり、内部信号ＴＳ及び
反転内部信号ＴＲが対応する内部信号ＴＳＯ及び反転内
部信号ＴＲＯに従って形成されるものとなる。また、内
部信号φｖＣがハイレベルとされることで、セレクタＳ
ＥＬが上記内部信号ＴＳを伝達しうる状態となり、その
出力信号すなわち内部信号Ｃｏがナントゲート回路ＮＡ
５を経て、反転内部信号〒百となる。その結果、ラッチ
回路ＬＴ２は、内部信号ＴＳＯに従って選択的にセット
状態とされ、反転内部信号下ＲＯに従って選択的にリセ
ット状態とされる。これにより、ダイナミック型ＲＡＭ
は、通常状態となり、上記テストモードセットサイクル
が行われることでテストモードとされ、テストモードリ
セットサイクルが行われることでテストモードから解放
される。言うまでもなく、この後、ダイナミック型ＲＡ
Ｍは、テストモードが指定されないことを条件に、通常
の書き込み又は読み出し動作を受は付けることができる
。

以上のように、この実施例のダイナミック型ＲＡＭは、
テストモード機能を有し、起動制御信号の組み合わせに
よってその動作モードを判定するタイミング発生回路Ｔ
Ｇを備える。タイミング発生回路ＴＧは、ＷＣＢＲサイ
クルすなわちテストモードセットサイクルが行われるこ
とでセット状態とされＣＢＲサイクル又はＲＯＲサイク
ルすなわちテストモードリセットサイクルが行われるこ
とでリセット状態とされるランチ回路ＬＴ２を含み、そ
の出力信号として、テストモードフラグすなわちテスト
モード信号ｔｍを選択的にハイレベルとする。この実施
例において、ラッチ回路ＬＴ２は、電源が投入されてか
らダイナミック型ＲＡＭが正常に動作しうる状態となる
までの間、強制的にリセット状態とされ、テストモード
信号ｔｍがロウレベルに固定される。その結果、電源投
入当初におけるダイナミック型ＲＡＭの誤動作が防止さ
れ、その信頼性が高められる。

〔実施例２〕 第３図には、この発明が通用されたダイナミック型ＲＡ
Ｍのタイミング発生回路ＴＧのもう一つの実施例の部分
的な回路図が示され、第４図には、第３図のタイミング
発生回路ＴＧの一実施例の信号波形図が示されている。

この実り例のダイナミック型ＲＡＭは、上記第１の実施
例を基本的に踏襲するものであるため、これと異なる部
分についてのみ説明を追加する。

第３図において、タイミング発生回路ＴＧは、特に制限
されないが、上記内部信号ＣＫＬ及びφ■Ｃを受けるカ
ウンタ回路ＣＴＲを備える。カウンタ回路ＣＴＲは、第
４図に示されるように、上記内部信号ＣＫＬ及びφｖＣ
がともにロウレベルとなったとき、言い換えると、電源
投入後、ダイナミック型ＲＡＭが正常に動作しうる状態
になった時点で起動され、その出力信号すなわち内部信
号φＣを一時的にハイレベルとする。

内部信号φＣは、特に制限されないが、タイマー回路Ｔ
Ｍに供給され、これを起動する。タイマー回路ＴＭは、
第４図に示されるように、内部信号φＣのハイレベルを
受けて、まず反転内部信号ＲＴを所定の期間だけ一時的
にロウレベルとし、さらに所定の時間が経過した時点で
内部信号φＴを一時的にハイレベルとする。

タイマー回路ＴＭから出力される反転内部信号ＲＴは、
特に制限されないが、ナントゲート回路ＮＡ９の一方の
入力端子に供給される。このナントゲート回路ＮＡ９の
他方の入力端子には、特に制限されないが、ロウアドレ
スストローブ信ｑＲＡｓのインバータ回路ＮＩＯないし
Ｎ１３による遅延信号が供給される。ナントゲート回路
ＮＡ９の出力信号は、内部信号Ｒ１として、タイミング
発生回路ＴＧの後段回路に供給され、ダイナミ７り型Ｒ
ＡＭの起動制御に供される。

内部信号Ｒ１は、ロウアドレスストローブ信号ＲＡＳが
ロウレベルとされ、あるいは上記反転内部信号ＲＴがロ
ウレベルとされることでハイレベルとなり、これによっ
てダイナミック型ＲＡＭが起動状態とされる。上記反転
内部信号ＲＴがロウレベルとされるとき、起動制御信号
すなわちロウアドレスストローブ信号ＲＡＳ及びカラム
アドレスストローブ信号ＣＡＳならびにライトイネ−フ
ル信号ＷＥはハイレベルのままとされる。したがって、
ダイナミック型ＲＡＭは、擬似的にＲＯＲサイクルを判
定した状態となり、所定のＲＡＳオンリーリフレッシュ
とテストモードリセットサイクルを実行する。その結果
、上述の反転内部信号ＴＲＯに相当するリセット状態が
一時的にロウレベルとされ、これによってダイナミック
型ＲＡＭがテストモードから解放される。

次に、タイマー回路ＴＭから出力される内部信号φＴは
、カウンタ回路ＣＴＲに供給され、これを再起動する。

このため、カウンタ回路ＣＴＲは、第４図に示されるよ
うに、内部信号−Ｃを再度−時的にハイレベルとし、こ
れによって上記テストモードリセットサイクルが繰り返
される。この実施例において、カウンタ回路ＣＴＲは、
特に制限されないが、上記内部信号φＣを８回だけ形成
し、その後、動作を停止する。

つまり、この実施例のダイナミック型ＲＡＭでは、電源
が投入されダイナミック型ＲＡＭが正常に動作しうる状
態となった当初において、擬似的なテストモードリセッ
トサイクルが、自律的に８回も繰り返される。このため
、電源投入時、誤ってテストモード状態となった場合で
も、ダイナミック型ＲＡＭは、早期にしかも確実にテス
トモードから解放される。その結果、電源投入当初にお
けるダイナミック型ＲＡＭの誤動作が防止され、その信
頼性が高められる。

以上の二つの実施例に示されるように、この発明をテス
トモード機能を有するダイナミック型ＲＡＭ等の半導体
記憶装置に通用することで、次のような作用効果が得ら
れる。すなわち、（１１テストモ一ド機能を有するダイ
ナミック型ＲＡＭ等において、テストモードセットサイ
クルによりセット状態とされテストモードリセットサイ
クルによりリセット状態とされるテストモードフラグを
、電源投入当初、起動′Ｍ御信号が待機時のレベルに確
定された時点で強制的にリセットし、あるいは、電源投
入当初、実質的なテストモードリセットサイクルを、ダ
イナミック型ＲＡＭ等の内部で自律的に実行することで
、電源投入時、ダイナミック型ＲＡＭ等が誤ってテスト
モード状態となった場合でも、これを早期にしかも確実
に解除できるという効果が得られる。

（２）上記＋１１項により、電源投入時におけるダイナ
ミック型ＲＡＭ等の誤動作を防止できるという効果が得
られる。

（３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等の信頼性を高めることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、テストモード信号Ｌｍすなわちランチ回路ＬＴ２を
セット状態とし又はリセット状態とする具体的な方法は
、種々考えられよう。また、第３図において、ダイナミ
ック型ＲＡＭにより自律的に実行されるテストモードリ
セットサイクルの回数は任意であり、その具体的な方法
も種々の形態を採りうる。第５図において、ダイナミッ
ク型ＲＡＭは、例えば同時にテストされるビット数に対
応して、複数のメモリアレイを備えることができるし、
また各メモリアレイにおいて例えば２ビツトずつ同時に
アクセスできるようにしてもよい。さらに、第１図及び
第３図に示されるタイミング発生回路ＴＧの具体的な回
路構成や、第５図に示されるダイナミック型ＲＡＭのブ
ロック構成ならびに制御信号及びアドレス信号等の組み
合わせ等、種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型ＲＡＭを基本
構成とするマルチポートメモリや論理機能付メモリ等の
各種半導体記憶装置にも通用できる。本発明は、少なく
ともテストモード機能を有する半導体記憶装置ならびに
このような半導体記憶装置を含むディジタル装置に広く
通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、多ビツトテスト等のテストモード機能を
有するダイナミック型ＲＡＭ等において、テストモード
セットサイクルによリセット状態とされテストモードリ
セットサイクルによりリセット状態とされるテストモー
ドフラグを、電源投入当初、起動制御信号が待機時のレ
ベルに確定された時点で強制的にリセットし、あるいは
、電源投入当初、実質的なテストモードリセットサイク
ルを、ダイナミック型ＲＡＭ等の内部で自律的に実行す
ることで、電源投入時、ダイナミック型ＲＡＭ等が誤っ
てテストモード状態となった場合でも、これを早期にし
かも確実に解除できる。これにより、電源投入時におけ
るダイナミック型ＲＡＭ等の誤動作を防止し、その信顛
性を高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
のタイミング発生回路の一実施例を示す部分的な回路図
、 第２図は、第１図のタイミング発生回路の一実施例を示
す信号波形図、 第３図は、この発明が通用されたダイナミック型ＲＡＭ
のタイミング発生回路のもう一つの実施例を示す部分的
な回路図、 第４図は、第３図のタイミング発生回路の一実施例を示
す信号波形図、 第５図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第６図は、第５図のダイ
ナミック型ＲＡＭのＷＥ・ＣＡＳビフォアＲＡＳサイク
ルを示す起動タイミング図、 第７図は、第５図のダイナミック型ＲＡＭのＣＡＳビフ
ォアＲＡＳサイクルを示す起動タイミング図、 第８図は、第５図のダイナミック型ＲＡＭの８７丁オン
リーリフレッシュサイクルを示す起動タイミング図であ
る。 ＴＧ・・・タイミング発生回路、ＬＴＩ−ＬＴ２・・・
ラッチ回路、ＳＥＬ・・・セレクタ、Ｑ１〜Ｑ４・・・
ＰチャンネルＭＯ３ＦＥＴ、Ｑｌｌ−０１４・・・Ｎチ
ャンネルＭＯ３ＦＥＴ、Ｎ１〜Ｎ１３・・・インバータ
回路、Ｎ　Ａ　１−　Ｎ　Ａ９・・・ナントゲート回路
。 ＴＭ・・・タイマー回路、ＣＴＲ−−・カウンタ回路。 ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
、Ｃ８Ｗ・・・カラムスイッチ、ＲＡＤ・・・ロウアド
レスデコーダ、ＣＡＤ・・・カラムアドレスデコーダ、
ＲＡＢ・・・ロウアドレスバッファ、ＡＭＸ・・・アド
レスマルチプレクサ、ＲＦＣ・・・リフレッシュアドレ
スカウンタ、ＣＡＢ・・・カラムアドレスバッファ、■
１０・・・データ入出力回路、ＷＫ・・・電源起動確認
回路。 第 ２ 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、起動制御信号が所定の組み合わせとされることによ
   り指定されるテストモードセットサイクルと、上記起動
   制御信号が他の所定の組み合わせとされることにより指
   定されるテストモードリセットサイクルとを有し、かつ
   上記テストモードセットサイクルによリセット状態とさ
   れ、上記テストモードリセットサイクルによりあるいは
   電源投入当初において強制的にリセット状態とされるテ
   ストモードフラグを備えることを特徴とする半導体記憶
   装置。 ２、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   って、上記テストモードフラグの電源投入当初における
   リセット処理は、上記起動制御信号が待機時のレベルに
   確定された後に行われるものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、起動制御信号が所定の組み合わせとされることによ
   り指定されるテストモードセットサイクルと、上記起動
   制御信号が他の所定の組み合わせとされることにより指
   定されるテストモードリセットサイクルとを有し、かつ
   電源投入当初において実質的な上記テストモードリセッ
   トサイクルを所定回数だけ自律的に実施することを特徴
   とする半導体記憶装置。