KR0143184B1

KR0143184B1 - 어드레스 신호에 대해 비동기적으로 데이타가 입출력되는 반도체 기억장치

Info

Publication number: KR0143184B1
Application number: KR1019940029790A
Authority: KR
Inventors: 쭈까사 오오이시
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1993-11-16
Filing date: 1994-11-14
Publication date: 1998-08-17
Also published as: JP3778579B2; US5691954A; US5841729A; US6222790B1; US6768696B2; US20040017699A1; US5517459A; JPH07141871A

Abstract

반도체 기억장치는 기준 타이밍 신호와 동기적으로 어드레스 래치 가능 신호가 동작중일 때 다수의 어드레스 신호를 저장하기 위한 어드레스 레지스터 회로(1, 5)를 포함한다.

내부 메모리 선택 동작 개시 지시 신호의 동작이 개시될 때, 어드레스 레지스터 회로로 부터의 선택된 어드레스 신호는 메모리 셀 선택을 위해 행 디코더(RD)와 열 디코더(CD)에 제공된다.

내부 메모리 선택 동작이 수행되는 동안, 어드레스 신호는 어드레스 레지스터 회로내에 저장된다.

어드레스 신호와 적용과 메모리 엑세싱은 비동기적으로 수행된다.

Description

어드레스 신호에 대해 비동기적으로 데이타가 입출력되는 반도체 기억장치(A Semiconductor Memory Device in which Data are Read and Written Asynchronously with Application of Address Signal)

제1도는 종래 반도체 기억장치의 전체적인 구성을 보이는 도면이다.

제2도는 제1에 도시한 장치의 동작을 보이는 동작 파형도이다.

제3도는 본 발명의 일실시예에 따른 반도체 기억장치의 전체적인 구성을 보이는 도면이다.

제4도는 제3도에 도시한 장치의 동작을 보이는 동작 파형도이다.

제5도는 제4도에 도시한 어드레스 저장수단의 상세 구성도이다.

제6도는 제5도에 도시한 어드레스 저장수단의 동작을 보이는 동작 파형도이다.

제7도는 제5도에 도시한 어드레스 레지스터 회로의 상세 구성도이다.

제8도는 제7도에 도시한 회로의 동작을 보이는 동작 파형도이다.

제9도는 제5도에 도시한 픽업(Pick-up) 회로의 상세 구성도이다.

제10도는 제9도에 도시한 회로의 동작을 보이는 동작 파형도이다.

제11도는 어드레스 픽업 제어 신호를 발생하는 회로도이다.

제12도는 제11도에 도시한 회로의 동작을 보이는 동작 파형도이다.

제13a도 내지 제13d도는 제9도와 제11도에 도시한 회로에 사용되는 전송 제어 신호를 발생하기 위한 회로의 예를 보이는 도면이다.

제14도는 본 발명의 다른 실시예에 따른 어드레스 저장수단의 구성도이다.

제15도는 제14도에서 도시한 회로에서 사용되는 제어 신호를 발생하는 회로도이다.

제16도는 제15도에 도시한 회로의 동작을 보이는 동작 파형도이다.

제17도는 제15도에 도시한 회로의 결합되어 사용되므로 어드레스 통합의 억제 및 메모리 선택 동작을 제어하기 위한 회로를 보이는 도면이다.

제18도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 전체적인 구성을 보이는 도면이다.

제19도는 제18도에 도시한 기억장치의 동작을 보이는 동작 파형도이다.

제20도는 제18도에 도시한 어드레스 저장수단의 상세구성도이다.

제21도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 주요부분을 보이는 도면이다.

*도면의 주요 부분에 대한 부호의 설명

AB : 어드레스 버퍼 회로 RD : 행 디코더

CD : 행 디코더 MA : 메모리 어레이

SG : 감지/입출력 게이트 블락 RB : 데이타 판독 회로

TG : 타이밍 제어 신호 발생기 /RAS : 행 어드레스 스트로우브 신호

/CAS : 열 어드레스 스트로우브 신호 /WE : 기록 가능 신호

본 발명은 반도체 기억장치에 관한 것으로, 특히 어드레스 신호와 같은 입력 신호를 처리하는 회로에 관한 것이다.

제1도는 종래의 반도체 기억장치의 전체적인 구성을 보이고 있다.

상기 도신한 기억장치는 행 어드레스 신호와 열 어드레스 신호가 시분할 다중 방식으로 주어지는 동적형(dynamic type) 반도체 기억장치이다.

제1도와 관련하여, 기억장치는 행과 열로 배열된 다수의 메모리 셀을 갖는 메모리 셀 어레이(MA), 내부 어드레스 신호(Ar 내지 Ac)를 발생할 목적으로 외부적으로 주어지는 어드레스 신호 비트(Add0-Addm)를 입력받는 어드레스 버퍼 회로(AB), 메모리 어레이(MA)내의 행을 표시하는 행 선택 신호(row selection signal)를 발생할 목적으로 내부 행 어드레스 신호(Ar)를 받아 디코딩하는 행 디코더(RD), 메모리 어레이(MA)내의 열을 표시하는 열 선택 신호(column selection signal)를 발생할 목적으로 내부 열 어드레스 신호(Ar)를 받아 디코딩하는 열 디코더(CD), 및 감지 증폭기(sense amplifier)와 입출력 게이트를 포함하는 감지/입출력 게이트 블락(SG)으로 구성된다.

감지 증폭기는 메모리 어레이(MA)의 각각의 열 위에 설치되며, 선택된 행 위의 메모리 셀의 데이타를 감지하고 증폭한다.

일출력 게이트는 각각의 열에 대해 설치되며 열 디코더(CD)로부터의 열 선택 신호에 응하여 선택된 열을 내부 데이타 버스에 연결하고 있다.

행 디코더(RD)는 메모리 어레이(MA)의 행에 대해 설치되고, 또한 행 선택 신호에 따라 선택된 상태로 선택된 행을 구동하기 위한 워드 드라이버(word driver)를 포함할 수 있다.

또한 기억장치는 외부 기록 데이타(external write data)(DI)를 입력 받아서 선택된 행과 선택된 열 위의 메모리 셀 어레이에 내부 기록 데이타를 기록할 목적으로 내부 기록 데이타(internal write data)를 발생하는 데이타 기록 회로(WB), 및 외부 기록 데이타(DQ)를 발생할 목적으로 선택된 메모리 셀로부터 내부 판독 데이타(internal read data)를 입력받는 데이타 판독 회로(RB)를 포함한다.

타이밍 제어 신호 발생기(TG)는 행 어드레스 신호가 래치되는 타이밍을 제공하는 행 어드레스 스트로우브 신호(/RAD), 열 어드레스 신호가 래치되는 타이밍을 제공하는 열 어드레스 스트로우브 신호(/CAS), 및 데이타 판독/기록 동작모드를 표시하는 기록 가능 신호(write enable signal)(/WE)를 입력받아 다양한 내부 제어 신호를 발생시킨다.

이하, 제2도의 타이밍 챠트를 참조하여 제1도에 도시한 기억장치의 동작을 설명하겠다.

제2도에서, 신호 RAS 는 메모리 엑세스 사이클을 규정하기 위한 내부 기준 신호이며 행 어드레스 스트로우브(strobe) 신호(/RAS)에 응하여 발생기 TG 에서 발생된다.

신호 /RAS 가 시간 T21 에서 low 가 될 때, 메모리 사이클이 시작된다.

어드레스 버퍼 회로(AB)는 제공되는 어드레스 신호 비트(Add0-Addm)을 하나의 행 어드레스 신호로 통합시켜, 행 어드레스 스트로우브 신호(/RAS)와 동기적으로 발생되는 신호 RAS 가 상승하면 그에 응하여 내부 행 어드레스 신호(X1)을 발생시킨다.

행 디코더(RD)는 메모리 셀 어레이(MA)내의 메모리 셀의 행을 선택하는 행 어드레스 신호(X1)를 디코딩할 목적으로 신호 RAS에 응하여 동작된다.

다음에는 블락 SG 내의 감지 증폭기가 선택된 행 위의 메모리 셀의 데이타를 증폭하고 래치할 목적으로 동작된다.

시간 T22 에서는, 신호 /CAS 는 low 가 되고, 이에 따라 어드레스 버퍼 회로(AB)는 주어진 어드레스 신호 비트(Add-Addm)를 내부 열 어드레스 신호를 발생시키는 열 어드레스 신호(Y1)로 통합시킨다.

열 디코더(CD)는 신호 /CAS 의 하강에 따라 동작되며, 열 선택 신호를 발생시킬 목적으로 내부 열 어드레스 신호를 디코딩한다.

블락 SG 에서, 열 선택 신호에 의해 표시된 열에 대해 설치된 입출력 게이트 도전성(cinductivity)이 된다.

선택된 메모리 셀에 데이타를 기록하거나 그 메모리 셀에서 데이타를 판독하는 것은 데이타 기록 회로(WB) 또는 데이타 판독 회로(RB)에 의해 달성된다.

신호 /WE 가 low 레벨일 때, 데이타 기록을 이루어진다.

신호 /WE 가 high 레벨일 때, 데이타 판독이 이루어진다.

신호 /RAS 와 RAS 는 행 선택 동작에 관련된 회로의 동작 타이밍을 결정하고, 신호 /CAS 는 열 선택 동작에 관련된 회로의 동작 타이밍을 결정한다.

테이타 판독 타이밍은 신호 /CAS 에 의해 결전되며, 데이타 기록 타이밍은 신호 /CAS 와 /WE 에 의해 결정된다.

일반적으로, 유효한 데이타를 외부로 출력하기 위해 신호 /RAS 의 하강으로 부터 요구되는 엑세스 시간 TRAS는 명세서에 결정된다.

비슷하게 엑세스 시간 TCAS 는 또한 명세서에서 신호 /CAS 에 대해 결정된다.

다른 행과 다른 열의 메모리 셀의 데이타가 요구되면, 신호 /RAS 는 시간 T23 에서 일단 비동작화되며 기억장치는 초기화된다.

시간 T24 에서, 신호 /RAS 는 low 로 되거나 동작을 개시하고, 다른 기억 사이클이 시작된다.

행 어드레스 신호 X2 와 열 어드레스 신호 Y2 는 순차적으로 통합되며, 메모리 셀이 선택되고, 선택된 메모리 셀의 데이타(DQ)는 출력된다.

메모리 셀 데이타가 판독될 때, 신호 /RAS 는 high 로 되거나 시간 T25에서 비동작화된다.

상기한 것처럼, 메모리 사이클은 신호 /RAS 에 의해 결정된다.

어드레스 신호가 통합된 후에 메모리 셀 데이타가 판독된다.

즉, 어드레스 신호의 통합과 해당 메모리 셀 데이타의 판독은 비동기적으로 수행될 수 없다.

그러한 비동기성은 또한 데이타 기록 동작에 대해서도 유효하다.

일 메모리 사이클은 어드레스 통합 시간 주기와 메모리 엑세스 동작 주기를 포함하며, 그러므로 메모리 사이클 주기는 감소될 수 없다.

본 발명의 목적은 어드레스 신호의 통합과 해당 메모리 셀에의 엑세싱이 서로간에 비동기적으로 수행되는 반도체 기억장치를 제공하는 것이다.

본 발명에 따른 반도체 기억장치는 행과 열로 배열된 다수의 메모리 셀을 갖는 메모리 셀 어레이, 입력된 어드레스 신호에 따라 메모리 셀 어레이내의 메모리 셀을 선택하기 위한 디코더, 다수의 어드레스 신호를 저장하기 위한 어드레스 저장수단 및 어드레스 저장수단으로 어드레스 신호를 저장하게 하고 내부 동작의 시작을 지시하는 제어신호에 응하여 어드레스 저장수단으로 부터의 어드레스 신호를 디코더에 공급하기 위한 제어기를 포함한다.

내부 동작이 수행되는 동안, 어드레스 신호는 통합되어 어드레스 저장수단에 저장된다.

어드레스 저장수단에 저장된 어드레스 신호는 내부 동작이 각각 시작될 때 디코더에 제공된다.

어드레스 통합 시간 주기는 내부 동작 주기내에서는 숨겨지며, 메모리 사이클 시간은 감소될 수 있다.

제3도와 관련하여, 기억장치는 종래 기억장치에서 처럼 메모리 셀 어레이(MA), 행 디코더(RD), 열 디코더(CD), 감지/입출력 게이트 블락(SG), 데이타 기록 회로(WB) 및 데이타 판독 회로(RB)를 포함하고 있다.

기억장치는 외부 제어 신호인 CLK, ALE, RUN, IOE 및 /WE 를 입력받아 다양한 내부 제어 신호를 발생하는 타이밍 제어 신호 발생기(TG), 후술할 어드레스 판독/기록 제어 신호를 발생할 목적으로 상기 발생기(TG)로 부터의 내부 제어 신호에 응답하는 제어기(CNT), 외부적으로 제공되는 어드레스 신호 비트(Add0-Addm)를 병렬적으로 저장하고 행 어드레스 신호와 열 어드레스 신호를 어드레서 버퍼 회로(AB)에 병렬적으로 공급할 목적으로 상기 제어기(CNT)로 부터의 어드레스 판독/기록 제어 신호에 응답하는 어드레스 저장수단(ADM)를 포함하고 있다.

신호 CLK 는 기준 신호이고, 다른 외부 제어 신호의 상태는 상호 CLK 의 엣지(edge)에서 결정된다.

신호 ALE 는 어드레스 래치 가능 신호이고, 기억장치가 액세싱일 요구된다는 것을 가리킨다.

어드레스 신호는 신호 ALE 가 동작하면(예를 들어, H 레벨이면) 신호 CLK 의 엣지에서 통합된다.

신호 RUN 은내부 동작 개시 지시 신호이고, 내부 기준 신호 RAS 는 발생되거나 신호 RUN 에 응답하여 소정의 시간 주기 동안 동작한다.

신호 /OE 는 출력 가능 신호이고, 데이타 출력 회로(RB)를 동작시킨다.

신호 /WE 는 기록 가능 신호이고, 데이타 기록 회로(WB)를 동작시킨다.

상기 제어기에서 발생되는 신호는 후술하겠다.

이하, 제3도에서 도시한 기억장치의 동작을 제4도의 타이밍 챠트를 참조하여 설명하겠다.

기준 신호 CLK 는 소정의 폭과 소정의 주기를 가지며, 기억장치에 대해 액세싱이 요구되는지 여부에 관계없이 기억장치에 반복적으로 제공된다.

신호 ALE 가 low 레벨인 동안에는, 어떠한 어드레스 신호도 통합되지 않는다.

어드레스 래치 가능 신호 ALE 가 시간 T1 에서 high 로 될 때, 어드레스 통합 동작이 가능하다.

상기 기준 신호 CLK 의 상승 엣지가 있는 시간 T3 에서, 어드레스 신호 비트(Add0-Addm)는 상기 제어기(CNT) 의 제어하에 어드레스 기억장치에 행 어드레스 신호(X1)로서 래치된다.

상기 신호 RUN 은 low 레벨에서 비동작화되고, 행 선택 동작과 같은 어떠한 내부 동작도 수행되지 않는다.

상기 기준 신호 CLK 의 하강엣지가 있는 시간 T5 에서, 어드레스 신호비트(Add0-Addm)은 어드레스 저장수단(ADM)에 열 어드레스 신호(Y1)로 래치된다.

이 때, 상기 신호 RUN 은 소정의 시간 동안 high 로 되고, 이에 응하여 상기 발생기(TG)로 부터의 상기 신호 RAS 는 소정의 기간 동안 high 로 된다.

내부 동작이 가능해지고, 상기 어드레스 신호(X1, Y1)가 상기 어드레스 저장수단(ADM)으로 부터 행 디코더(RD)와 열 디코더(CD)로 제공되며, 메모리 선택 동작이 이루어진다.

어드레스 신호(X1, Y1)에 의해 어드렛된 메모리 셀의 데이타(DQ1)가 판독된다.

데이타 판독 동작 모드 또는 데이타 기록 동작 모드를 표시하기 위하여, 신호 /OE 또는 신호 /WE 는 (L 레벨에서) 기준 신호 CLK 의 하강 엣지에서 동작이 개시될 수 있다.

대신에 신호 /OE 는 기준 신호 CLK 와는 비동기적으로 동작이 개시될 수 있다.

더욱이, 신호 /OE 와 /WE 는 신호 RUN 가 동작화되면 뒤따라서 기준 클락의 제 1 상승 엣지에서 동작화될 수 있다.

시간 T7 에서, 기준 신호 CLK 는 high 가 되고, 어드레스 신호 비트(Add0-addm)는 신호 ALE 가 high 레벨이므로 어드레스 저장장치(ADM)에서 행 어드레스 신호 X2 로서 래치된다.

기준 신호 CLK 가 시간 T9 에서 low 가 될 때, 어드레스 신호 비트(Add0-addm)은 어드레스 저장장치(ADM)내로 래치된다.

시간 T9 에서, 내부 기준 신호 RAS 는 high 레벨로 동작중이고, 이전에 제공된 어드레스 신호 X1 과 Y1 에 따라서 메모리 셀 액세싱이 수행된다.

그러므로 비록 신호 RUN 가 시간 T9 에서 동작중이라더라도, 그러한 활동은 무시되고, 단지 어드레스 래칭만이 수행된다.

시간 T11 에서, 행어드레스신호 X3 는 어드레스 저장장치(ADM)내로 래치된다.

신호 RUN 가 시간 T13에서 동작이 개시되면, 어드레스 신호 X2 와 Y2 에 따른 메모리 셀 선택이 시작된다.

이때, 열 어드레스 신호 Y3는 어드레스 저장장치(ADM)내로 또한 래치된다.

다음에는, 신호 ALE 가 high 레벨로 동작중인 동안에, 행 어드레스 신호는 기준신호 CLK 가 상승할 때 래치되고 열 어드레스 신호는 신호 CLK 가 하강할 때 래치되는 동작들이 유사하게 반복된다.

제5도는 어드레스 저장장치(ADM)의 상세구조도이다.

제5도와 관련하여, 어드레스 저장장치(ADM)는 제공된 어드레스 신호 Addi를 행 어드레스 신호로서 래칭할 목적으로 신호 XA,1 및2 에 응하는 행 어드레스 레지스터 회로(1), 내부 행 어드레스 신호(assxj)를 발 생생시키는 상기 회로(1)의 출력을 픽업(pck_up)할 목적으로 신호 R1, R2, … , Rn 및add 에 응하는 행 어드레스 픽업 회로(3), 제공된 어드레스 신호 Addi 을 열 어드레스 신호로서 순차적으로 래칭할 목적으로 신호 YA,3 및4 에 응하는 열 어드레스 레지스터 회로(5), 및 열 어드레스 신호 addiyj 를 발생시키는 상기 회로(5)의 출력을 픽업할 목적으로 상기신호 R1-Rn 및add에 응하는 행 어드레스 픽업 회로(7)을 포함한다.

여기 제5도에서, 어드레스 신호 비트(Addi)의 구조가 도시되어 있으며, 상기 도시된 회로는 어드레스 신호 비트(Add0-Addm)의 각각에 대하여 제공된다.

행 어드레스 레지스터 회로(1)는 후술한 것같이 쉬프트 레지스터 래치를 포함한고, 래치된 어드레스 신호 비트(ax1-axn)를 병렬적으로 제공한다.

비슷하게, 열 어드레스 쉬프트 레지스터 회로(5)는 쉬프트 레지스트 래치를 포함하고, 래치된 어드레스 신호 비트(ayi-ayn)을 병렬적으로 제공한다.

이하, 제6도와 관련하여 어드레스 저장장치(ADM)의 동작에 대해 설명하겠다.

신호 ALE 가 low 레벨에서 비동작중일 때, 제어기(CNT)로 부터 상기 장치 ADM 으로의 모든 제어 신호는 low 인 시간 T1 에서 비동작중이고, 어드레스 통합 동작이 가능해진다.

기준 신호 CLK 가 시간 T3에서 high 가 될 때, 상기 신호 XA 는 동작이 개시되고, 행 어드레스 레지스터 회로(1)는 상기 어드레스 신호(Addi)를 행 어드레스 신호(X1)로서 래칭한다.

상기 기준 시호 CLK 가 시간 T5 에서 low 가 될 때, 신호 YA 는 동작이 개시되고 상기 열 어드레스 레지스터 회로(5)는 상기 어드레스 신호를 열 어드레스 신호(Y1)로서 래칭한다.

신호1-4 는 순차적으로 동작이 개시되고, 상기 레지스터 회로(1, 5)는 어드레스 신호의 다음 래칭을 준비하기 위하여 상기 래치된 어드레스 신호를 일 스테이지(stage) 만큼 쉬프트시킨다.

시간 T5 에서, 신호 RUN 은 또한 동작이 개시되고, 이에 응하여 내부 기준 신호 RAS 또한 동작이 개시된다.

상기 신호 RAS 가 동작이 개시됨에 따라, 신호add 의 동작이 개시되고, 픽업 회로(3, 7)의 동작이 가능해진다.

상기 픽업 회로(3, 7)는 상기 어드레스 신호 X1 와 Y1(addixj 와 addiyj)를 병렬적으로 행 디코더와 열 디코더에 제공할 목적으로, 동작 레벨에서 신호 R1 에 응하는 어드레스 신호 X1(ax1) 과 Y1(ay1) 를 선택한다.

시간 T7 에서, 상기 기준 신호 CLK 가 상승함에 따라 행 어드레스 레지스터 회로(1)는 상기 어드레스 신호를 행 어드레스 신호(X2)로서 래칭한다.

시간 T9에서, 상기 신호 CLK가 하강함에 따라 레지스터 회로(5)는 상기 어드레스 신호를 열 어드레스 신호 (Y2)로서 래칭한다.

상기 어드레스 신호(X2, Y2)는 신호1-4 에 응하여 상기 레지스터 회로(1, 5)내에서 쉬프트된다.

이 기간에 상기 신호 RAS 는 high 레벨이고, 어떠한 어드레스 신호의 제공도 수행되지 않는다.

시간 T11 과 T13 에서 상기 신호 CLK 가 상승하고 하강함에 따라, 어드레스 신호는 각각 행 어드레스 신호 및 열 어드레스 신호로서 상기 레지스터 회로(1, 5)내에서 레치된다.

시간 T13 에서, 신호add 는 신호 RAS 의 동작이 개시됨에 따라 동작이 개시되고, 상기 어드레스 신호(X2, Y2)는 상기 신호 R2 에 따라 각각 상기 디코더에 설치되는 상기 회로(3, 7)에 의해 픽업된다.

후술한 것처럼, 신호 R1-Rn 의 하나는 그 동작이 개시된다.

상기 동작을 반복함으로써, 상기 래치된 어드레스 신호에 따른 메모리 선택이 상기 신호 RAS 에 따라 순차적으로 수행된다.

제7도는 제5도에 도시한 레지스터 회로(1, 5)의 상세한 구조를 보이고 있다.

제7도와 관련하여, 상기 레지스터 회로(1)는 n 채널 MOS (게이트가 절연된 형)트랜지스터로 형성되고 상기 어드레스 신호(Addi)를 통과시킬 목적으로 신호 XA 에 응하는 스위칭 트랜지스터(511), 제공된 신호를 래칭하기 위한 다수의 래치(501-518), 그리고 연접하는 래치간에 설치되는 다수의 스위칭 트랜지스터(501-518)를 포함한다.

스위칭 트랜지스터(512-518)는 그 게이트에서 교대로 상기 제어 신호2 와1를 입력받는다.

래치(501-518)는 쉬프트 레지스터 래치 회로를 구성하고, 어드레스 신호 비트 ax1 는 상기 래치(501)의 입력에서 발생되며, 어드레스 신호 비트 ax2-axn 는 짝수 스테이지의 래치(502, 504, …, 508)의 출력에서 발생된다.

열 레지스터 회로(5)는 절점 N500 의 상기 어드레스 신호 비트 Addi 를 전송할 목적으로 상기 신호 YA 에 응하는 스위칭 트랜지스터(531), 다수의 래치(521-528), 및 연접하는 래치간에 설치되는 다수의 스위칭 소자(532-538)를 포함한다.

스위칭 트랜지스터(532-538)은 그 게이트에서 신호4 와3 를 교대로 입력받는다.

상기 래치(521-528)와 상기 스위칭 트랜지스터(531-538)는 쉬프트 레지스터래치회로를 구성한다.

열 어드레스 신호 비트 ay1 는 상기 래치(521)의 입력에서 발생되고, 어드레스 신호 비트(ay2-ayn)은 짝수 스테이지의 래치의 출력에서 발생된다.

이하, 제7도에 도시한 회로의 동작에 대해 제8도에 도시한 동작 파형도를 참조하여 설명하겠다.

신호 ALE 는 시간 T1 에서 high 가 된다.

기준 신호 CLK 의 상승 엣지인 T3 에서, 신호 XA 는 소정의 기간동안 동작(H 레벨에서)되며, 스위칭 트랜지스터 511 는 어드레스 신호 Addi 를 래치 501 로 전송하기 위해서 온(on)이 된다.

어드레스 신호 axi 는 행 어드레스 신호 x1 에 해당한다.

신호1과2는 다음에 순차적으로 동작이 개시된다.

짝수 스테이지의 래치(502, 504)의 내용은 연접하는 래치(503, 505, …, 507)로 전송되며, 다음에는 래치 503, 505, …, 507 의 내용은 짝수 스테이지의 연접 래치로 전송된다.

그러므로, 어드레스 신호 ax2 는 행 어드레스 신호 x1 에 해당한다.

시간 T7 과 T11 에서, 어드레스 신호는 신호 CLK 가 상승함에 따라 발생된 신호 XA 에 응하여 각각 행 어드레스 신호 X2 와 X3 로서 래치된다.

상기 행 어드레스 신호는 다음에 신호1 과2 에 의하여 쉬프트되며, 어드레스 신호 ax3, ax2 와 ax1 은 각각 행 어드레스 신호 x1, x2 및 x3 에 해당한다.

열 어드레스 레지스터 회로(5)에서, 신호 CLK 가 하강할 때마다 어드레스 신호 Addi 는 열 어드레스 신호로서 래치되며, 신호3 와4 에 의하여 쉬프트된다.

시간 T13 에서, 어드레스 신호 ay3-ay1은 각각 열 어드레스 신호 Y1-Y3 에 해당된다.

제9도는 제5도에 도시한 행 어드레스 픽업 회로(3)의 상세한 구조를 보이고 있다.

픽업 회로(7)는 상기 회로(3)와 동일한 구조를 가지며, 단지 상기 픽업 회로(7)의 일 블락만을 제9도에 도시되어 있다.

제9도와 관련하여, 상기 픽업 회로(3)은 신호 R1-Rn 을 전송할 목적으로 신호add에 응하는 CMOS 전송 게이트(701-705); 및 당해 CMOS 전송 게이트(701-705)와 어드레스 신호 ax1-axn 에 설치되고, 해당 어드레스 신호 ax1-axn 을 전송하는 해당 CMOS 전송 게이트(701-705)을 통해 제공되는 상기 R1-Rn 에 응하는 CMOS 전송 게이트(711-715) 를 포함한다.

상기 CMOS 전송 게이트(711-715)중에서 단지 하나만이 도전성이 되며, 어드레스 신호 비트 axibj 가 발생된다.

이하, 제10도에 도시한 동작 파형도를 참조하여 상기 픽업회로(3, 7)의 동작을 설명하겠다.

신호 ALE는 시간 T1 에서 high 가 되며, 어드레스 통합은 기준 신호 CLK 가 상승하고 하강하는 시간 T3 와 T5 에서 수행된다.

시간 T5 에서, 신호add 는 high 가 되고 CMOS 전송 게이트(701-705)는 도전성이 되며, 신호 R1-Rn 은 CMOS 전송 게이트(711-715)의 제어 전극에 제공된다.

상기 신호 R1은 high 레벨이고, 다른 신호 R2-Rn 은 모두 low 레벨이다.

그러므로 CMOS 전송 게이트(711)은 상기 어드레스 신호 ax1 을 어드레스 신호 비트 addixj 로서 전송하기 위하여 온(on)이 된다.

비슷하게, 열 어드레스 픽업 회로(7)에서, 상기 어드레스 신호 ay1 는 신호 R1 에 따라 상기 어드레스 신호 비트 addiyj 로서 제공되도록 선택된다.

그러므로, 통합된 어드레스 신호 X1 과 Y1 은 병렬적으로 행 디코더와 열 디코더에 제공된다.

시간 T13 에서, 신호add 는 동작이 개시되고, 다음에 어드레스 신호 ax2 와 ay2 는 high 레벨에 있는 신호 R2 에 의하여 선택된다.

그러므로, 상기 어드레스 신호 x2 와 y2 는 디코더로 전송된다.

제11도는 어드레스 픽업 제어 신호 R1-Rn 을 발생하는 회로의 상세한 구조를 보이고 있다.

제11도와 관련하여, 회로 960 은 다수의 래치(900-910), 연접하는 래치간에 교대로 배열된 다수의 스위칭 트랜지스터(911-914 와 921-924), 홀수 스테이지의 래치(902, 904, …)의 출력을 짝수 스테이지의 래치(901, 903, …)의 입력에 전기적으로 연결할 목적으로 제어 신호c 에 응답하는 다수의 스위칭 트랜지스터(931-935), 짝수 스테이지의 래치(903, 905, …)의 출력을 짝수 스테이지의 래치(901, 903, …)의 입력에 연결할 목적으로 제어 신호D 에 응답하는 다수의 스위칭 트랜지스터(942-944), 및 신호S1, R1-Rn 과S2 를 리셋(reset)할 목적으로 리셋 신호에 응하는 스위칭 트랜지스터(950-955)를 포함한다.

스위칭 트랜지스터 911-914 는 제어 신호A 에 응하여 도전성이 되며, 스위칭 트랜지스터 921-924 는 제어신호B 에 응하여 도전성이 된다.

신호 R1 은 H 레벨로 리셋되는 동안에, 신호S1, R2-Rn 과S2 는 L레벨로 리셋된다.

신호 R1-Rn 은 짝수 스테이지의 래치(902, 904, …)의 입력에서 발생된다.

신호S1 은 래치 900 의 입력에서 발생되며, 신호S2 는 래치 910 의 입력에서 발생된다.

래치 901 의 출력은 저항의 역할을 하는 MOS 트랜지스터 941 을 통하여 래치 900 의 입력에 커플링(coupling)된다.

래치 909 의 출력은 저항의 역할을 하는 MOS 트랜지스터 924 을 통하여 래치 910 의 입력에 커플링된다.

이하, 제12도의 동작 파형도를 참조하여 회로 960의 동작에 대해 설명 하겠다.

리셋 신호RS 는 초기화되자마자 동작을 개시되며, 신호 R1 은 high 레벨이 되고, 신호S1, R2-Rn,S2 는 모두 low 레벨이다.

신호 ALE 는 시간 T1 에서 high 가 되고, 신호 CLK 가 상승하고 하강하는 시간 T3 와 T5 에서 어드레스 신호 x1 과 y1 은 각각 래치된다.

신호A와B는 다음에 순차적으로 동작이 개시된다.

트랜지스터 911-914 가 우선 도전성이 되고, 홀수 스테이지의 래치(900, 902, …)의 내용은 짝수 스테이지의 연접하는 래치(901, 903, …, 909)에 전송된다.

다음에, 트랜지스터 921-924 가 도전성이 되고, 래치 901, 903, …, 907 의 내용은 홀수 스테이지의 연접하는 래치 902, 904 에 전송된다.

그러므로 신호 R1은 low가 되고, 신호 R2는 high가 된다.

신호 R2-Rn 과S2는 low 로 남는다.

시간 T5 에서, 신호 RUN 은 high 가 되고, 신호 X1 과 Y1 에 따른 메모리 엑세싱이 수행된다.

신호 RAS 의 동작이 개시됨에 응하여, 신호C 와D 는 순차적으로 high 가 된다.

트랜지스터 931-935 우선 도전성이 되고, 그 다음에 트랜지스터 942-944 가 도전성이 된다.

즉, 신호A 와B 에 의해 쉬프링 방향의 반대방향으로 신호 R1-Rn 가 쉬프팅되며, 신호 R1 은 high 가 되고, 신호 R2 은 low 가 된다.

시간 T7 과 T9 에서, 어드레스 신호 X2 와 Y2 는 래치되고, 신호A 와B 는 순차적으로 동작이 개시된다.

이에 따라, 신호 R1 은 low 가 되고 신호 R2 는 high 가 된다.

신호 RUN 의 동작이 개시되지 않으므로, 신호C 와D 의 동작이 개시되지 않는다.

시간 T13 에서 어드레스 신호 X3 와 Y3 는 래치되고, 신호 RAS 는 신호 RUN 에 응하여 그 동작이 개시된다.

신호 R2 가 high 레벨에서 동작중으로, 어드레스 신호 X2 와 Y2 에 따른 메모리 엑세싱이 수행된다.

다음에, 신호A-D 의 동작이 순차적으로 개시되며, 신호 R2 는 일단 low 가 되었다가 나중에 high 가 되고, 신호 X3 는 일단 high 가 되었다가 나중에 low 가 된다.

이 상태에서 신호 R2 는 어드레스 신호 X3와 Y3 를 선택하기 위한 상태내에 있다.

단지 어드레스 통합이 수행되고 신호 RUN 의 동작이 결코 개시되지 않으면, 신호S2 는 high 가 되어, 어드레스 레지스터 회로(1, 5)가 이용가능한 어드레스 신호로 채워져 있고 새로운 이용가능한(유효한) 어드레스 신호를 저장할 어떠한 레지스터도 없다는 것을 가리킨다.

그러므로, 신호S2 가 high 가 될 때 신호 ALE 의 상태에 관계없이 상기 장치 ADM 내로의 어드레스 래치는 억제된다.

이러한 구성은 신호S2 가 high 임에 응하여 신호 XA 와 YA 를 강제적으로 비동작화하므로써 쉽게 구현된다.

신호 ALE 가 low 레벨인 동안 단지 신호 RUN 만이 반복적으로 제공되면, 이용가능한 어드레스 신호는 모두 판독되며, 다음에 신호 S1 은 high 가 된다.

즉, 신호 R1 이 high 레벨인 동안 신호C 와D 의 동작이 개시되면, 신호 S1 은 high 가 되고 신호 R1 은 low 가 된다.

이러한 상태는 어드레스 레지스터 회로(1, 5)내에 어떠한 이용가능한 어드레스 신호도 존재하지 않는다는 것을 가리킨다.

그러므로 신호 RAS 의 발생은 신호S1 이 high 일 때 억제된다.

이러한 구성은 신호 RAS 와S1 를 입력으로 받는 NOR 게이트에 의해 쉽게 구현된다.

신호A 와B 는 신호 ALE 와 CLK 에 응하는 회로에 의해 발생될 수 있으며, 신호C 와D 는 신호 RAS 에 응하는 회로에 의해 쉽게 발생 될 수 있다.

제13a 도 내지 제 13d 도는 신호A-D 와1-4를 발생하기 위한 회로의 예를 보여주고 있다.

제 13a 도와 관련하여, 논리 게이트(11)은 신호 ALE 와 CLK 을 입력받고, 신호 ALE 가 high 레벨에서 동작중이고 기준 신호 CLK 의 하강에 응하여 일 쇼트(shot) 펄스 신호A 을 발생시킬 때 그 동작이 가능하게 된다.

일-쇼트 펄스 발생기(13)은 신호A 의 비동작화에 응하여 일-쇼트 펄스 신호B를 발생시킨다.

일-쇼트 펄스 발생기는 지연 회로로써 대치될 수 있다.

제 13b 도와 관련하여, 일-쇼트 펄스 발생기(15)는 내부 기준 신호 RAS 의 동작화(상승)에 응하여 일-쇼트 펄스 신호C 를 발생시킨다.

일-쇼트 펄스 발생기(17)은 신호C의 비동작화에 응하여 일-쇼트 펄스 신호D 을 발생시킨다.

일-쇼트 펄스 발생기(17)는 지연 회로에 의해 대치될 수 있다.

제13c 도와 관련하여, 게이트 18 은 신호S2와 XA 를 입력받는다.

신호3 와4 는 제 13c 도에 도시한 것과 같은 구성의 회로에 의해 발생되고, 신호 YA,3 및4 는 괄호로 도시되어 있다.

게이트 18 은 신호S2 가 low 레벨일 때 버퍼로서 작용하며, 신호 XA(YA)를 통과시킨다.

게이트 18은 신호 S2 가 high 레벨일 때 그 동작이 불가능하게 되며, low 레벨인 신호 XA를 발생시킨다.

즉, 신호 XA(YA)의 동작화는 신호S2 가 high 레벨일 때 억제되며, 어드레스 저장장치(ADM)내에서의 어드레스 통합 동작이 억제된다.

펄스 발생기(19)는 순차적으로 게이트 18 의 출려신호(XA)의 동작화(상승)에 응하여 일-쇼트 펄스 신호1(3) 와2(4)를 발생시킨다.

제13d도와 관련하여, 펄스 발생기(20)은 신호 RUN 의 동작화에 응하여 일-쇼트 펄스 신호 RAS 를 발생시킨다.

게이트 22 는 틀린 입력에서 신호S1 를, 옳은 입력에서 펄스 발생기(20)의 출력신호 RAS 를 입력받는다.

게이트 22 는 신호S1 이 low 레벨일 때 펄스 발생기(20)의 출력 신호(RAS)를 통과시킨다.

신호S1 이 high 레벨일 때 게이트 22 는 그 동작이 불가능하게 되며, 게이트 22로 부터의 출력신호(RAS) 는 low 레벨로 유지된다.

펄스 발생기(24)는 게이트 22로 부터의 출력신호(RAS)에 응하여 신호add 를 발생시키거나 동작시킨다.

단지 메모리 셀 선택 동작이 가능할 때에만, 신호add 의 동작이 개시되며, 어드레스 신호는 행 디코더와 열 디코더에 제공된다.

여기에서 신호 RAS 는 행 선택 동자과 열 선택 동작 모두의 동작 타이밍을 결정한다.

제14도는 어드레스 저장수단(ADM)(1000)의 다른 구조를 보이고 있다.

제14도와 관련하여, 어드레스 저장수단(1000)은 행 어드레스 신호 비트(X1-Xn)를 저장하기 위한 다수의 레지스터(1101X-1103X)와, 열 어드레스 신호 비트(y1-yn)을 저장하기 위한 다수의 레지스터(1101Y-1105Y)를 포함한다.

레지스터 101X-105X 와 1101Y-1103Y 는 병렬적으로 설치된다.

어드레스 저장수단(1000)은 또한 레지스터 1101X-1103X 에 대해 설치되고 어드레스 신호 비트 Addi 를 통과시킬 목적으로 신호 XA 에 응하는 스위칭 트랜지스터(1111a-1111c), 레지스터 1101Y-1103Y 에 대해 설치되고 어드레스 신호 비트 Addi 를 통과시킬 목적으로 신호 YA 에 응하는 스위칭 트랜지스터(1112a-1112c), 레지스터 1101X-1103X 에 대해 설치되고 래치된 어드레스 신호를 해당 레지스터 1101X-1103X 로 전송할 목적으로 제어신호x1+xn 에 응하는 전송 게이트(1121x-1123x), 및 레지스터 1101Y-1103Y에 대해 설치되고 래치된 어드레스 신호를 해당 레지스터 1101Y-1103Y 로 전송할 목적으로 제어 신호y1-yn 에 응하는 전송 게이트(1121y-1123y)를 포함하고 있다.

두개의 연접하는 레지스터는 집합(set)를 제공하기 위하여 쌍을 이룬다. 더욱 분명하게, 레지스터 1101X과 1101Y 이 쌍이 만들어지고, 레지스터 1102X 와 1102Y 의 쌍이 만들어지며, 레지스터 1103X 와 1103Y 의 쌍이 만들어진다.

레지스터의 각 쌍에 대해, 제어 신호R1-Rn 에 응하는 전송 게이트(1131-1133)가 설치된다.

제어 신호R1-Rn 의 하나는 그 동작이 개시되며, 쌍을 이룬 레지스터의 내용(Xi 와 Yi)은 디코더에 제공되는 어드레스 신호 비트 addixj 와 addiyj 로서 병렬적으로 판독된다.

제14도의 구성은 각 어드레스 신호 비트에 대해 제공된다.

제15도는 제14도에 도시한 제어 신호을 발생하기 위한 회로의 구성을 보여주고 있다.

제15도와 관련하여, 제어 회로(1215)는 신호RS,1과2에 응하여 제어신호X1-Xn+1 를 발생시키고, 제어 회로(1230)는 신호RS,3 과4 에 응하여 제어신호Y1-Yn+1 를 발생시키고, 그리고 제어회로(1240)는 신호RS,C 과D 에 응하여 신호R1-Rn+1 를 발생 시킨다.

상기 제어회로들(1200, 1230, 1240)은 서로 동일한 구조를 가지고 있으므로, 단지 제어회로 1200 의 구조만을 제 15도에 상세히 보인다.

제어회로 1200 는 다수의 래치(1201-1206)와, 연접하는 래치간에 설치되는 다수의 스위칭 트랜지스터(1211-1215)를 포함한다.

스위칭 트랜지스터(1211, 1213, …, 1214)는 그 제어 게이트에서 제어 신호1 를 입력받고, 스위칭 트랜지스터(1212, …, 1215)는 그 제어 게이트에서 신호2를 입력받는다.

스위칭 트랜지스터 1215 는 래치 1206 의 출력 신호를 래치 1201 의 입력으로 전송한다.

제어 회로 1200 는 환형 쉬프트 레지스터의 성격을 갖는다.

신호X1-Xn 는 홀수 스테이지의 래치(1201, 1203, …, 1205)의 입력에서 발생된다.

신호Xn+1 는 래치 1206 의 출력에서 발생된다.

스위칭 트랜지스터 1221-1223 은 또한 리셋 신호 RS 에 응하여 신호X1-Xn+1 를 초기화하기 위한 목적으로 설치된다.

신호X2-Xn+1 가 low 레벨로 리셋되는 동안, 신호 X1 는 high 레벨로 리셋된다.

신호Xn+1,Yn-1 과Rn+1 는 어드레스 통합 동작과 메모리 셀 선택 동작을 억제하기 위하여 이용된다.

이하, 제16도에 도시한 동작 파형도를 참조하여 제14도와 제15도에 도시한 회로의 동작을 설명하겠다.

시간 T1 에서 신호 ALE 는 어드레스 통합 동작이 가능하도록 high 가 된다.

신호X1-Xn+1,Y1-Yn+1 과R1-Rn+1 은 이미 리셋되어 있고, 신호X1,Y1과R1는 high 레벨이다.

시간 T3에서, 신호 XA는 신호 CLK 의 상승에 용하여 그 동작이 개시된다.

어드레스 신호 Addi 는 트랜지스터 1111a 와 전송게이트 1121X를 통해 레지스터 110aX 에 저장된다.

시간 T5 에서, 신호 YA 의 동작은 신호 CLK 의 하강에 응하여 개시되고, 어드레스 신호 Addi 는 게이트 1112a 와 1121X 를 통하여 레지스터 1101Y 내에 저장된다.

신호 XA 의 동작화에 응하여, 신호1 과2 의 동작이 순차적으로 개시되며, 래치 1201 의 내용은 래치 1203 에 전송된다.

그러므로 래치 1201 이 래치 1205 의 내용을 입력받으므로, 신호X1 이 low 가 되고 있는 동안 신호X2 가 high 가 된다.

비슷하게 신호3 와4 의 동작은 신호 YA 의 동작화에 응하여 순차작으로 개시되고, 신호Y2 는 high 가 되며, 신호Y1 은 low 가 된다.

시간 T5 에서, 신호 RUN 의 동작 또한 개시되며, 신호 RAS 의 동작이 개시되고, 레지스터 1101X 와 1101Y 의 내용 X1 과 Y1 은 게이트 1131 을 통하여 디코더로 판독된다.

다음에 신호C와D의 동작이 순차적으로 개시되고, 신호R1 과R2 가 각각 low 와 high 로 된다.

시간 T7 과 T9 에서, 신호 XA 와 YA 의 동작이 각각 개시되고, 레지스터 1102X 와 1102Y 는 각각 게이트 1111b 와 1122X, 1112b 와 1122Y 을 통하여 어드레스 신호 X2 와 Y2를 저장한다.

다음에, 신호1-4 의 동작이 개시되고, 신호X2 와Y2 가 low 가 된다.

이 때에, 신호 RUN 의 동작이 개시되고, 신호C와D 의 동작은 개시되지 않으며, 신호R2 는 high 로 있다.

시간 T11 과 T13 에서는, 신호 XA 와 YA 의 동작이 개시되고, 어드레스 신호 X3 와 Y3 는 신호X3 와Y3 (도시되지 않음)에 따라 저장된다.

신호1-4 의 동작이 개시되고, 신호C와D의 동작 또한 개시되며, 쉬프트 동작은 제어 회로 1200, 1230 및 1240 내에서 수행되며, 신호R2 는 low 가 된다.

제17도는 어드레스 통합 동작과 메모리 셀 선택 동작을 억제하는 회로를 보이고 있다.

제17도에서, 산호OU 는 신호 RAS 의 동작화를 억제하기 위하여 이용되며, 신호IN 은 신호 XA 와 YA 의 동작화를 억제하기 위하여 이용된다.

제17도와 관련하여, 억제 제어 회로(1400)는 통합된 어드레스 신호가 신호Y1-Yn 과R1-R2 에 응하여 디코더에 제공되는 것을 검출하는 제1검출기(1401), 마지막 스테이지의 래치에서 제1스테이지의 레지스터로의 피트백의 수가 제어 회로 1230 과 1240 내에서와 동일한 것을 검출하는 제 2 검출기 (1405), 그리고 상기 검출기(1401, 1405)에 응하여 신호IN 과OU 을 발생하기 위한 절정 회로(1406)를 포함하고 있다.

상기 검출기(1401)는 각각의 신호Yi 와Ri(i=1-n) 을 입력받는 다수의 NAND 게이트(NAa), 및 NAND 게이트(NAa)의 모든 출력을 입력받는 NAND 게이트(NAb)를 포함하고 있다.

신호Yi 과Ri 모두가 high 레벨일 때에만, NAND 게이트(NAa)는 low 레벨의 신호를 제공한다.

NAND 게이트(NAa)의 하나가 low 레벨의 신호를 제공할 때, NAND 게이트(NAb)는 high 레벨의 신호를 제공한다.

즉, NAND 게이트(NAb)로 부터의 high 레벨 신호는 제공된 어드레스 신호를 저장하기 위한 레지스터가 또한 어드레스 신호가 판독되어야 하는 레지스터임을 가리킨다.

상기 검출기(1402)는 신호Yn+1 의 동작화의 횟수를 카운트하기 위한 카운터와 신호Rn+1 의 동작화의 횟수를 카운트하기 위한 카운터와, 상기 카운터(1402)의 카운트가 상기 카운터(1404)의 카운트와 동일한가 여부를 검출하기 위한 해당 검출 회로(1404)를 포함하고 있다.

상기 카운터 1402 와 1403의 카운트가 서로 동일한 때에는 게이트 1404는 high 레벨 신호를 제공한다.

이러한 조건은 제공된 어드레스 신호를 저장하여야 하는 레지스터에 부착된 번호가 바로 어드레스 신호를 판독하여야 하는 레지스터에 부착된 번호임을 가리키는 것이다.

새롭게 제공된 어드레스 신호를 위한 이용가능한 어떠한 레지스터도 없으므로, 검출기 1401 이Yi=Ri 를 가리키는 high 레벨의 신호를 제공하고 검출기 1405 가 또한 high 레벨의 신호를 제공할 때,상기 결정 회로(1406)는 어드레스 신호의 통합을 억제하는 신호IN 의 동작을 개시시킨다.

어떠한 이용가능한 어드레스 신호도 저장수단(1000)내에 저장되지 않으므로, 검출기 1401 이Yi=Ri 를 가리키는 high레벨의 신호를 제공하고 검출기 1405 가 low 레벨의 신호를 제공하고 신호 ALE 가 비동작 상태이면, 결정회로(1406)는 신호OU 의 동작을 개시시킨다.

제18도는본 발명의 다른 실시예에 따른 반도체 기억장치의 전체적인 구성을 보여주고 있다.

제18도에 도시한 기억장치에서, 어드레스 저장수단(ADM)(1501)은 기준 신호 CLK 와 동기적으로 비트 베이시스(bit basis)에 의하여 일 비트상에 행 어드레스 신호와 열 어드레스 신호를 입력받는다.

다른 부분들은 제3도에 도시한 바와 유사하다.

이하, 제19도의 동작 파형도를 참조하여 제18도에 도시한 기억장치의 동작을 설명하겠다.

시간 T1 에서, 신호 ALE 는 high 가 된다.

어드레스 신호 Ai(1)의 비트 A0(1)-A3(1) 가 순차적으로 제공되며, 신호 CLK 의 각 변이 때마다 어드레스 저장수단(ADM)내로 래치된다.

제19도에서, 4비트의 어드레스 신호 Add 가 예로서 도시되어 있다.

시간 T11 에서, 다른 어드레스 신호 Ai(2) 의 제1비트 A0(2) 가 제공되며, 비트 A0(2)-A3(2)는 순차적으로 시간 T11, T13, T15 와 T17 에서 래치된다.

시간 T13 에서, 신호 RUN 의 동작이 개시되며, 이에 따라 내부 기준 신호 RAS의 동작이 개시된다.

어드레스 신호 Ai(1)에 따라 메모리 셀 선택 동작이 수행되고, 해당 데이타 DQ(1)이 판독된다.

제20도는 제19도에 도시한 어드레스 저장수단(ADM)(1501)의 상세한 구조를 보이고 있다.

제20도와 관련하여, 어드레스 저장수단(ADM)(1501)은 어드레스 신호 Ai(k)의 제1비트 a0(k)를 저장하기 위한 제1비트 어드레스 레지스터 회로(1701), 어드레스 신호 Ai(k)의 제2어드레스 비트 a1(k)를 저장하기 위한 제2비트 어드레스 레지스터 회로(1702), 및 어드레스 신호 Ai(k) 의 제 n 어드레스 비트 an(k)를 저장하기 위한 제 n 비트 어드레스 레지스터(1703)를 포함하고 있다.

상기 회로(1701-1703)는 서로 동일한 구성을 가지며, 회로 1701 의 상세한 구성을 제20도에 대표적으로 도시하였다.

레지스터 회로(1701)는 병렬적으로 설치되며 제1어드레스 비트 a0(1)-a0(m)를 저장하기 위한 다수의 레지스터(1721-1725)를 포함하고 있다.

상기 장치(ADM)(1501)는 더욱이 레지스터 회로(1701-1703)로 부터 어드레스 비트를 선택할 목적으로 상기 회로(1701-1703)에 해당되어 설치되는 픽업 회로(1711-1713)를 포함하고 있다

픽업 회로(1711-1713)로 부터, 어드레스 신호 비트(add0-addn)가 병렬적으로 제공된다.

동작중에 어드레스 비트는 기준 신호 CLK 의 변의와 동기적으로 공동 위치의 레지스터 회로(1701-1703)내에 순차적으로 저장된다.

신호 RUN 의 동작이 개시될 때, 픽업 회로(1711-1713)는 어드레스 비트(add0-addn)을 발생하며 동일한 위치에 있는 상기 회로(1711-1713)로 부터 어드레스 비트를 선택한다.

비록 상기 장치(1501)의 동작을 제어하기 위한 분명한 구성이 도시되어 있지 않다 하더라도, 그러한 제어기는 제14도의 구성을 위한 제어기를 수정함으로써 쉽게 구현될 수 있다.

상기 픽업 회로(1711-1713)에 관하여는 제14도, 제15도 및 제17도의 구성이 이용될 수 있다.

신호 XA 는 순차적으로 상기 회로(1711-1713)에 대해 그 동작이 개시되며, 신호 YA 는 제 14 도의 구성에서 이용되지 않는다.

그러므로 제20도에 도시한 구성내의 어드레스 비트의 순차적인 저장은 쉽게 구현될 수 있다.

제14도의 구성에서, 행 어드레스 신호와 열 어드레스 신호는 병렬적으로 제공될 수 있다.

이러한 경우에, 신호 XA 와 YA 는 동시에 변경된다.

제 21 도는 본 발명의 또다른 실시예를 보이고 있다.

제 21 도의 구성에서, 데이타 레지스터(1800)은 기록 데이타(DI)를 저장하고, 제어기(1804)의 제어하에 기록 드라이버(1804)에 내부 기록 데이타를 제공한다.

제어기(1804)는 데이타 레지스터(1800)으로 기록 가능한 신호(/WE)가 동작중일 때 상기 데이타 DI 를 저장하고, 신호 RUN 의 동작이 개시될 때 기록 드라이버(1802)에 내부 데이타를 제공하도록 한다.

기록 드라이버(1802)는 신호 RAS 의 동작이 개시되면 소정의 시간에 선택된 메모리 셀에 데이타를 기록한다.

상기 어드레스 저장수단(ADM)과 그 제어기의 구조는 제어기(1804)와 데이타 레지스터(1800)에 대해 사용될 수 있는데, 여기에서 신호 ALE 는 신호 /WE 로 대치된다.

Claims

다수의 메모리 셀을 포함하는 메모리 어레이(MA); 제공된 어드레스 신호에 따라 상기 메모리 어레이에서 메모리 셀을 선택하기 위한 디코딩 수단(RD, CD); 및 어드레스 래치 가능 신호(address latch enable signal)가 동작상태에 있을 때 다수의 어드레스 신호를 저장하고 내부 메모리 선택 동작 개시지시 신호의 동작이 개시되면 곧 저장된 어드레스 신호중에서 선택된 어드레스 신호를 상기 디코딩 수단으로 제공하기 위한 어드레스 저장 수단(CNT, ADM; 1000; 1501)으로 구성되는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 저장수단(ADM; 1000; 1501)은 저장을 위한 시분할 다중방식으로 상기 메모리 어레이내의 일 행을 표시하는 행 어드레스 신호와 상기 메모리 어레이내의 일 열을 표시하는 열 어드레스 신호를 입력받기 위한 저장수단(1, 5; 1101X, 1101Y-1103Y, 1103Y; 1701-1703), 및 상기 선택된 어드레스 신호의 행 어드레스 신호와 열 어드레스 신호를 병렬적으로 상기 디코딩 수단에 제공하기 위한 판독 수단(3, 7; 1131-1133; 1711-1713)를 포함하는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 신호는 다수의 비트로 구성되고, 상기 어드레스 저장수단(ADM; 1000; 1501)은 저장을 위해 시리얼(serial)하게 다수의 비트를 입력받는 저장수단(1, 5; 1101X, 1101Y-1103X, 1103Y; 1701-1703)과, 병렬적으로 다수의 비트를 제공하기 위한 판독 수단(3, 7; 1131-1133; 1711-1713)를 포함하는 반도체 기억장치.
제3항에 있어서, 상기 저장 수단(1101X, 1101Y-1103X, 1103Y)은 각각의 병렬적으로 설치된 다수의 레지스터(1101X, 1101Y-1103X, 1103Y)를 포함하고, 공통 위치의 레지스터에 있는 상기 다수의 레지스터 회로내에 다수의 비트를 저장하기 위한 다수의 레지스터 회로(1101X, 1101Y-1103X, 1103Y)를 포함하는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 수단(ADM)은 쉬프트 레지스터를 구성하는 연속된 단위 레지스터 스테이지(501-508, 521-528)를 포함하는 레지스터 회로(1, 5)와, 상기 어드레스 래치 가능 신호가 동작 상태일 때 상기 레지스터 회로에 적용할 목적의 적용된 어드레스 신호를 통합하기 위해 스위칭 수단(511, 531)과, 및 상기 디코딩 수단에 선택된 어드레스 신호를 적용한 후에 상기 쉬프트 레지스터내에서 쉬프팅 동작을 일으키기 위한 제어 수단(CNT)를 포함하는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 수단(ADM, CNT)은 상기 어드레스 래치 가능 신호 및 반복적인 적용되는 기준 신호를 입력받고 상기 어드레스 래치 가능 신호가 동작 상태에서 상기 기준 신호의 변이 시에 적용된 어드레스 신호를 래칭하는 제어수단(CNT; 11-18, 511, 531; 11-18, 1111a-1111b, 1112a, 1112b)를 포함하는 반도체 기억장치.
제5항에 있어서, 상기 연속된 단위 레지스터 스테이지(501-508, 521-528)의 출력과 상기 연속된 단위 레지스터의 제1스테이지의 입력이 병령적으로 제공되고, 상기 어드레스 저장수단(ADM, CNT)은 상기 연속된 단위 레지스터로 부터 제공된 신호중에서 선택된 위치를 표시하는 위치 신호를 발생하기 위한 위치선정 수단(960), 연속된 단위 레지스터로 부터의 신호를 선택하기 위한 선택 수단(701-705), 및 내부 메모리 선택 동작 개시 지시 신호의 동작이 개시되었을 때에 위치 신호에 따라 연속된 단위 레지스터로 부터의 신호를 선택하기 위한 선택 수단을 포함하고 있는 반도체 기억장치.
제7항에 있어서, 상기 위치선정 수단(960)은 병렬적인 다수의 단위 레지스터 스테이지(902-910)의 입력에서 제어신호를 제공할 목적의 레지스터 회로(1, 5)로 부터의 신호에 대응하여 설치되며, 상기 제어 신호의 하나의 동작이 개시되어 상기 위치선정 신호로 되는 다수의 단위 레지스터 스테이지(902-909), 및 상기 내부 메모리 선택 동작 지시 신호가 비동작 상태를 유지할 때 적용된 어드레스 신호를 통합한 후에 상위 비트 방향으로 상기 연속된 단위 레지스터 스테이지를 통하여 제어 신호를 쉬프트하기 위한 제어 수단(11-17; 911-914, 921-924, 931-935, 941-945)를 포함하는 반도체 기억장치.
제8항에 있어서, 상기 제어 수단(11-17, 911-914, 921-924, 931-935, 941-945)은 제공된 어드레스 신호의 상기 통합후에 상위 비트의 방향으로 제어 신호를 쉬프트할 목적의 제 1쉬프트 수단(911-914, 921-924), 및 상기 내부 메모리 선택 동작 지시 신호의 동작이 개시될 때 하위 비트의 방향으로 제어 신호를 쉬프트하기 위한 제 2쉬프트 수단(931-935, 941-944)를 포함하느 반도체 기억장치.
제8항에 있어서, 상기 위치선정 수단(960)은 제공된 어드레스 신호의 통합을 억제하기 위한 신호를 발생하는 연속된 단위 레지스터 스테이지내의 마지막 단위 레지스터 스테이지(908, 909)의 출력을 입력받는 레지스터 요소(910)을 포함하는 반도체 기억장치.
제8항에 있어서, 상기 연속된 단위 레지스터 스테이지의 제 1 스테이지 단위 레지스터 스테이지(902, 903)에 연속되며, 입력과 출력이 접속되어 있고, 내부 메모리 선택 동작 개시 지시 신호의 동작이 개시될 때 제 1 스테이지단위 레지스터 스테이지의 제어 신호를 입력받으며, 그리고 비록 내부 메모리 선택 동작 개시 지시 신호의 동자의 개시되더라도 내부 메모리 셀 선택 동작을 억제하기 위한 신호를 발생하는 추가 레지스터 스테이지(900, 901)를 포함하는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 저장수단(1000; 1501)은 병렬적으로 설치된 다수의 레지스터(1101X, 1101Y-1103X), 어드레스 래치 가능 신호가 동작 상태일때 제공된 어드레스 신호를 통합하기 위한 통합 수단(1111a-1111c), 통합된 어드레스 신호를 상기 제 1 위치선정 신호에 의해 표시된 레지스터에 전송하기 위한 제 1 위치선정 신호에 응하는 제 1 선택수단(1121X, 1121Y-1123X, 1123Y), 및 상기 디코딩 수단에 적용할 목적의 제 2 위치선정 신호에 의해 표시된 레지스터의 내용을 판독하기 위한 제 2 위치선정 신호에 응하는 제 2 위치선정 수단(1131-1133)를 포함하는 반도체 기억장치.
제12항에 있어서, 상기 어드레스 저장수단(1000)은 또한 그 입력부에서 상기 제 1 위치 선정 신호로서 제어 신호를 발생하기 위한 상기 다수의 레지스터에 대응하는 입력을 갖는 연속된 다위 레지스터 스테이지(1201-1206)을 갖고 제공된 어드레스 신호의 각 통합함과 함게 그 내용이 쉬프트 되는 제 1 레지스터 회로(1200, 1230), 및 그 입력에서 상기 제 2 위치선정 신호로서 제어신호를 발생하기 위한 상기 다수의 레지스터에 대응하는 입력을 갖는 연속된 단위 레지스터 스테이지를 갖고 상기 내부 메모리 선택 동작 개시 지시 신호의 동작을 개시될 때 상위 비트의 방향으로 그 내용이 쉬프트되는 제 2 레지스터 회로(1240)를 포함하는 반도체 기억장치.
제13항에 있어서, 상기 제 1 레지스터 회로(1200, 1230)과 상기 제 2 레지스터 회로(1240) 각각의 환형 쉬프트 레지스터를 구성하는 반도체 기억장치.
제14항에 있어서, 상기 어드레스 저장수단은 또한 제 1 위치선정 신호와 제 2 위치선정신호가 상기 다수의 레지스터중에서 공통의 레지스터를 가리키는지 여부를 검출하기 위한 검출기(1401); 각각 제 1 및 제 2 레지스터단위(1200, 1230, 1240)내에서 마지막 스테이지 단위 레지스터 스테이지의 출력에서 발생되는 신호의 동작화를 카운트하기 위한 제 1 및 제 2 카운터 수단(1402, 1403); 제 1 및 제 2 카운터 수단이 서로 동일한가 여부를 확인하기 위한 감정수단(idenrifying meand)(1404), 및 상기 감정 수단이 비동일성을 가리키고 상기 검출기가 공통 레지스터가 표시되어 있는 것을 검출할 때 어드레스 통합 동작을 억제하고, 상기 검출기가 공통 레지스터가 표시되어 있는 것을 검출하고 상기 감정 수단이 동일성을 가리킬 때 내부 메모리 셀 선택 동작을 억제할 목적으로 상기 검출기와 상기 감정수단의 출력에 응하는 제어 수단(1406)으로 구성되는 반도체 기억장치.
제1항에 있어서, 기록 가능 신호에 응하여 다수의 기록 데이타를 저장하고 내부 메모리 선택 동작 개시 지시신호가 동작중일 때 선택된 메모리 셀에 적용하기 위한 다수의 기록 데이타 중에서 선택된 기록 데이타를 제공하기 위한 기록 레지스터 회로(1800)을 또한 포함하고 있는 반도체 기억장치.