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Disoositif ä acces multiples
La präsente invention se rapporte ä un dispositif ä accès multiples comprenant une ressource commune de donnees Åa laquelle une pluralité de stations sont reliees pour la transmission de donnees.
Comme la ressource de donnees est commune ä toutes les stations, il est clair que des situations de conflits peuvent se présenter entre les stations lorsque des données doivent être transmises vers ou de cette ressource.
Au cas oü il n'y a que deux stations, ce problème peut etre resolu en utilisant une ressource dite ä double
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accès de donnees qui a la particularite d'etre individuellement reliée a chacunes des stations. Un inconvenient de cette solution est qu'une telle ressource ä double accès est coQteuse.
Une autre solution, qui est également valable lorsque plus de deux stations sont reliees ä la ressource commune de donnees, est d'attribuer à chaque station une
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unite de temps prédéterminée récurrente pendant laquelle une transmission de donnees correspondante est autorisée.
Un inconvenient de cette solution est que, lorsqu'une ou plusieurs stations ne demandent pas la transmission de
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-. - données pendant l'unité de temps qui leur est attribuée, le temps ainsi perdu conduit ä une utilisation inefficace du dispositif ä accès multiples. De plus. deux ou Plusieurs stations ne peuvent pas'transmettre simultanément.
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Un but de la presente invention est de fournir un dispositif a acces multiples qui. tout en étant relativement simple et fonctionnant de maniere efficace, permette néanmoins la transmission de donnees entre la ressource commune de données et au moins deux stations sans conflit meme lorsqu'au moins une de ces stations doit transmettre, c'est-à-dire sortir ou entrer, des donnees à des moments prédéterminés.
Selon l'invention ce but est atteint gräce au fait que le dispositif à accès multiples comprend également : - au moins un circuit tampon de donnees ; - un premier circuit de transmission de donnees reliant ladite ressource commune de donnees et une première des dites stations ; - au moins un deuxième circuit de transmission de donnees reliant ladite ressource commune de données et ledit circuit tampon de donnees ; - au moins un troisième circuit de transmission de
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données reliant ledit circuit tampon de données et une seconde des dites stations et utilisé pour y transmettre des donnees à des moments predetermines ; - des premiers moyens de demande pour demander l'utilisation du dit premier circuit de transmission de données afin d'y transmettre des donnees ;
- des seconds moyens de demande pour demander l'utilisation du dit deuxième circuit de transmission de donnees afin d'y transmettre des donnees ; et - un circuit de priorité auquel lesdits premiers et seconds moyens de demande sont relies et qui accorde la priorité pour aux demandes des dits premiers moyens de demande par rapport aux demandes des dits seconds moyens de demande ; et en ce que lesdits seconds moyens de demande font une demande un intervalle de temps avant l'échéance suivante d'un desdits moments predetermines ledit intervalle de
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temps ayant une telle durée que ledit circuit de priorité peut accorder la priorite ä ladite demande faite par lesdits moyens de demande pendant cet de temps.
Donc. quoiqu'une ressource commune de donnees est utilisee et que le troisième circuit de transmission de données est utilise ä des moments prédéterminés, aucun conflit pour utiliser ces moyens d'acces ne peut survenir. En effet, lorsque par exemple la seconde station entrer des donnees venant de la ressource commune de donnees ä un premier predeterminé, les seconds moyens demande formulent une demande un intervalle de temps avant ce moment.
Alors, les données demandées sont transferees au circuit tampon de données via le deuxième circuit de transmission de données dès que la priorité pour le faire est accordee par le circuit de priorité, c'est-à-dire lorsqu'aucune transmission de données n'est demandee par les premiers moyens De toute façon, l'Intervalle de temps est choisi que le transfert des donnees demandees de la ressource commune de au circuit tampon de donnees soit accompli avant le moment predetermine.
Evidement, ces données peuvent ensuite etre transferees du circuit tampon de donnees ä la seconde station au moment predetermine meme si les premiers de demande demandent simultanément la de donnees entre la première station et la ressource commune de donnees.
11 en est de même lorsque la seconde station souhaite sortir, à un moment predetermine, des donnees ayant la ressource commune comme destination.
En effet, dans ce cas les seconds moyens demandent l'utilisation du deuxième de transmission de donnees après ce moment predetermine pendant un intervalle de temps précédant l'.
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suivante de ce moment.
Dans une realisation préférée, ladite ressource commune de données est reliée une pluralité des dites secondes stations via une même pluralite des dits deuxiemes circuits de transmission de données, une meme pluralite des dits circuits tampon de données et une même pluralite des dits troisièmes circuits de transmission de donnees. et lesdits seconds moyens de demande peuvent demander l'utilisation de chacuns des dits deuxiemes circuits de transmission de donnees à des moments en relation avec lesdits moments prédéterminés.
Une autre particularité caractéristique du present dispositif est que lesdits moments prédéterminés ont des fréquences constantes qui sont distinctes pour chacuns des dits deuxièmes circuits de transmission de données.
Encore une autre particularité caractéristique du présent dispositif est que ledit circuit de priorité accorde la priorite la plus élevée aux demandes des dits premiers moyens de demande et les priorités suivantes aux demandes des dits seconds moyens de demande dans l'ordre décroissant des dites fréquences auxquelles des données sont transmises sur lesdits deuxiemes circuits de transmission de données.
Toujours une autre particularite caracteristique du présent dispositif est qu'il comprend également : - des premiers moyens de generation d'adresse pour fournir ä ladite ressource commune de données l'adresse dans celle-ci de l'emplacement des données transmises sur ledit premier circuit de transmission des données ; - une pluralité de seconds moyens de génération d'adresse pour fournir ä ladite ressource commune de donnees les adresses dans'celle-ci des emplacements des données transmises sur lesdits deuxiemes circuits de transmission de données ; - un circuit tampon d'adresse ;
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- un premier circuit de transmission d'adresse reliant lesdits premiers moyens de génération d'adresse et ladite ressource commune de données;
¯ - un deuxième circuit de transmission d'adresse reliant ladite pluralité de seconds moyens de generation d'adresse et ledit circuit tampon d'adresse; et - un troisième circuit de transmission d'adresse reliant ledit circuit tampon d'adresse et ladite ressource
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commune de donnees ; et en ce que ledit premier/troisième circuit de transmission d'adresse est utilisé simultanément avec ledit premier/second circuit de transmission de donnees.
L'adresse fournie par un des dits seconds moyens de génération d'adressa est emmagasinée dans ledit circuit tampon d'adresse avant l'échéance suivante d'un des dits moments prédéterminés de celui des dits deuxiemes circuits de transmission da données correspondant.
Les buts et caracteristiques de l'invention décrits ci-dessus ainsi que d'autres et la manière de les obtenir deviendront plus clairs et l'invention elle-même sera mieux comprise en se référant ä la description suivante d'un exemple de réalisation de l'invention pris en relation avec les dessins qui l'accompagnent et dont :
Fig. 1 montre un Schema bloc d'un dispositif à accès multiples MAM réalisé selon l'invention et comprenant une mémoire vive RAM associée ä un circuit de commande CC ;
Figs. 2 et 3 montrent des signaux utilisés dans le circuit logique de commande CLC du circuit de contrôle CC de la Fig. 1 ;
Fig. 4 est une représentation schématique d'un générateur de signal SG inclus dans CLC ;
et Fig.'5 montre des signaux utilises dans le générateur de signal SG de la Fig. 4.
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Le dispositif à accès multiples MAM montré à la Fig. 1 fait partie d'un central de télécommunication numerique qui comprend egalement un réseau de commutationt une pluralite de circuits de ligne de communication et un processeur PR. Le MAM comprend une
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memoire vive aussi appelee à accès aléatoire RAM avec un bus unique d'accès de donnees DB et un circuit de commande CC associé qui y est couplé via un bus unique d'adresse AB. La mémoire RAM est utilisée pour stocker des signaux numériques ä envoyer ä 8 circuits de ligne de télécommunication montés sur une carte de ligne LC et au processeur PR ou ä recevoir de ces 8 circuits de ligne et de ce processeur.
Ces signaux sont transmis sur des liaisons d'entree et de sortie SI et SO interconnectant MAM et LC et sur le bus DBU qui interconnecte MAM et PR respectivement. Les signaux venant de ou allant vers les 8 circuits de ligne de chaque carte de ligne LC sont transmis sur les liaisons séries respectives SI et SO suivant des techniques de division à multiplexage temporel (TDM). A partir de maintenant, les circuits de
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I i gne sont i nd i qués Par LC .
Dans le MAM. la paire de liaisons d'entree et de sortie SI et SO et le bus DBU sont couples ä la RAM de teile façon que le processeur PR et les 8 circuits de ligne LC soient associés à une meme RAM. Cependant, en pratique le processeur PR est généralement commun pour une pluralité, par exemple 3, de telles RAMs chacunes associée ä une carte de ligne distincte, c'est-ä-dire ä 8 circuits de ligne. Dans ce cas le circuit de retenue LD2 montré est couple ä ces RAMs au travers d'un démultiplexeur (non montré) et le bus d'accès commun DB.
Le dispositif MAM est contröle par un signal d'horloge C4 (Fig. 2, partie a) avec une fréquence binaire de 4 Mégabits/seconde et a trois fonctions principales :
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- faire des donnees emmagasinées dans la RAM vers les circuits de ligne LC via la liaison de sortie série S0-a frequence Megabits/seconde ces données sont comprises dans le signal SOUT (Fig. 2.
Partie b) circulant sur la liaison de sortie série SO et comprenant 8 canaux OCO à OC7 qui sont subdivises en 8 octets OBO ä OB7 ayant 8 bits ObO ä Ob7 chacuns - faire entrer des donnees des circuits de ligne LC via la liaison une frequence de 1 Megabit/seconde sont comprises dans le signal SIN (Fig. sur le liaison d'entree serie SI et comprenant canaux ICO ä IC7 chacuns constitues d'un octet ayant 8 bits IbO ä Ib7 dont seule une première moitié IbOA à Ib7A effectivement utilise alors que la seconde moitie IbOB ä Ib7B n'est pas utilisée et correspond ä un etat de haute et - lire et écrire des données dans la RAM suivant des instructions reçues du processeur PR qui fonctionne de façon asynchrone ces données ont une frequenca binaire de 4 Megabits/seconde.
11 est à noter que la sortie et la lecture des données sont des operations identiques et que ces mots differents sont uniquement utilises pour faire la distinction entre les de ligne LC et celles du PR respectivement. Le meme raisonnement est valable pour la distinction entre les mots entrer et ecrire.
Dans le système de telecommunication present, des donnees de la RAM seront sorties vers les circuits de ligne LC de façon synchrone et de meme des donnees de ces circuits de ligne LC et devant etre transferees à la RAM seront entrées de façon synchrone. Au contraire, des transferts de données de la RAM vers le processeur PR et
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sortirvice versa (operations de lecture et d'ecriture) peuvent se produire de façon asynchrone. De plus, des transferts de données sur le bus d'accès commun DB de la RAM vers le et du processeur PR auront la priorité sur des transferts de données sur ce bus DB vers les et des circuits de ligne LC. Ces diverses conditions sont remplies sans conflits de la façon décrite ci-dessous.
La mémoire vive RAM du dispositif MAM est associée
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avec un tampon d'entree/sortie de donnees IOB, un decodeur d'adresse ADD, et un circuit logique de restitution RL, alors que le circuit de commande CC comprend : - un multiplexeur de donnees MD ; - un multiplexeur d'adresse MA ; - deux circuits de retenue de donnees bidirectionnels
LD1 et LD2 ; - deux circuits de retenue de données LR et LW ; - un circuit d'entrée-parallèle-sortie-série et de retenue PISO ;
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- et de retenue SIPO; - retenue d'adresse LAl LA2 et LAS - circuit logique de commande CLC et - 4 Mégabits/seconde SYNC.
Le circuit de commande CC est couple au processeur PR via un bus de 8 bits un circuit d'entree-serie-sortie-Paralleleparallèles DBU dejä mentionne et PR est couple ä CC via un bus d'adresse unidirectionnel ä 8 bits parallèles ABU et des lignes de commande ALE (circuit de retenue d'adresse disponible), CS (puce sélectionnée), RD (lecture) et WR (ecriture) sur lesquelles des signaux de mêmes noms circulent respectivement.
CC est de plus couple aux circuits de ligne LC via la liaison de sortie serie SO et la liaison d'entree série 51 et au reseau de commutation mentionné plus haut d'oü i1 reçoit, sur des
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lignes de commande de memes noms, le Signal de trame FR (Fig. 2, partie a), le signal d'horloge C4 (Fig. 2, partie a) et un autre signal d'horloge Cl. Le signal de trame FR a une frequence de 8 Kilohertz alors que C4 et Cl ont une frequence binaire de 4 et l Megabits/seconde
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respectivement. 11 est ä noter que le signal d'horloge Cl ä 1 Megabit/seconde est synchronise avec et dérivé du signal dans un circuit de frequence connu dans la technique et non décrit ici.
Le bus de donnees DB relie le multiplexeur de donnees MD au tampon d'entrée/sortie de données IOB de la RAM, alors qu'un bus d'adresse AB relie le multiplexeur d'adresse MA de CC au decodeur d'adresse ADD de la RAM.
Le bus de donnees DBU du processeur PR est raccorde au multiplexeur de donndes MD via la connexion en cascade des deux circuits de retenue de donnees bidirectionnels LD1 et LD2. MD est de plus raccordé à la liaison de sortie série SO via la connexion en cascade du circuit de retenue de données LR et le circuit
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d'entrée-parallèle-sortie-série et de retenue PISO, et la liaison d'entrée série SI est raccordee 3Qvia la liaison connexion en cascade du circuit d'enträe-sdrie- d'entree serie SI est raccordee & MOvia Ja connexion en cascade du cireuit d'entree-serie-sortie-parallele et de retenue SIPO et le circuit de retenue de données LW. PISO en SIPO sont respectivement commandes par les signaux d'horloge C4 et Cl.
Le bus d'adresse ABU du processeur PR est raccordé au multiplexeur d'adresse MA via la connexion en cascade des circuits de retenue d'adresse LA1 et LA2. Un bus d'adresse interne IBA relie le circuit logique de commande CLC au multiplexeur d'adresse MA via le circuit de retenue d'adresse LA3 et transporte l'adresse des donnees des circuits de ligne LC qui doivent etre lues ou écrites dans la RAM.
Les signaux de commande ALE, CS. RD et WR sont fournis par le proceseur PR au synchroniseur à 4
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Mégabits/seconde SYNC qui les synchronise avec le signal d'horloge C4 et fournit un signal de commande UPA (processeur actif : Fig. 2t parties d et e et Fig. 3, parties b, c et d) qui est transmis au circuit logique de commande CLC via une ligne de commande séparée alors que des autres signaux de commande sont fournis par SYNC ä CLC via un second bus interne IBB.
Les circuits de retenue LD1, LD2 ; LR ; LW ; LA2 et LA3 sont commandés par le circuit logique de commande CLC via des lignes de commande interne respectives DA, DS ; SOA ; SIA ; ALS et ALI transportant des signaux de mêmes noms. Le circuit de retenue d'adresse LA1 est directement commande par le synchroniseur SYNC via une ligne de commande interne ALA transportant un signal de même nom, alors que les multiplexeurs de donnees MD et d'adresse MA sont commandes par le circuit logique de commande CLC via des lignes de sélection interne respectives MDS et MAS transportant des signaux de mêmes noms. De même, les circuits PISO et SIPO sont commandes par le circuit CLC via des lignes de commande interne
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respectives SOS etLS-tfanpoant des signaux de mêmes noms.
En faisant reference aux Parties a et e de la Fig.
2, les opérations de sortie et d'entree de donnees de même que celles de lecture et d'écriture du dispositif ä accès multiplex MAM sont d'abord décrites séparément ci-dessous, c'est-à-dire sans considerer les interférences possibles de telles opérations.
1. Transfert de données de la memoire RAM vers les circuits de ligne LC (sortie de donnees ; Fig. 2, partie b).
Les octets de données OBO-OB7 qui doivent etre transférés de la RAM aux circuits de ligne LC sont stockés dans cette memoire RAM à des adresses successives fournies par un compteur CT inclus dans le circuit logique de commande CLC. Chaque adresse est transmise du
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CLC au circuit de retenue d'adresse LA3 via le bus d'adresse interne IBA. Sous le contröle du signal AH qui ouvre le circuit de retenue d'adresse LAS et reläche ainsi l'adresse qui y est emmagasinee et le signal de sélection MAS qui indique au multiplexeur d'adresse MA que le bus qui le raccorde ä LA3 doit être sélectionné, cette adresse est transmises au decodeur d'adresse ADD de la RAM via le bus d'adresse AB.
Lorsque le signal de commande RMB (RAM occupee) généré par CLC est activé, l'octet de donnees stocke dans l'emplacement de la RAM alors indique par l'adresse dans
ADD est chargé sur le bus de donnees DB. Cet octet de donnees est ensuite transféré vers et emmagasiné dans le circuit de retenue de données LR sélectionné par le multiplexeur de donnees MD suivant le signal de commande
MDS et ouvert par le signal de commande SOA (sortie série asynchrone).
Toutes les 2 microsecondes. c'est-à-dire ; à l'déchéance da chaque impulsion périodique Tl, T2, T3 du signal de commande SOS (sortie série synchrone) t l'octet de données OBO/OB7 dans LR est transfer sur la liaison de sortie série SO via le circuit PISO. En effet, une telle impulsion T1/T3 ouvre le circuit PISO et permet à
1'octet emmagasine dans LR d'etre transfere au circuit
PISO et, dans celui-ci, cet octet OBO/OB7 est converti de la forme paralléle Åa la forme serie et est mis sur la liaison de sortie serie SO. 11 est ä noter que les impulsions du signal de commande SOS sont synchronisées avec les signaux C4 et FR et sont générés chaque dernier bit Ob7 de chaque octet de sortie OBO/OB7 des canaux de sortie DCO/OC7.
2. Transfert de donnees des circuits de ligne LC vers la mémoire RAM (entrée de données ;
Fig. 2,partieb).
Les octets de donnees ou canaux ICO ä IC7 entrant sur la liaison d'entrée serie SI ä une fréquence binaire
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de l Megabit/seconde sont d'abord emmagasines dans le circuit SIPO. Lorsqu'un un octet complet ICO/IC7 est present dans ce circuit SïPO, c'est-à-dire chaque 16 microsecondes, une impulsion T4 est générée par CLC.
Cette impulsion fait partie du signal de commande SIS (entree série synchrone). A T4 le circuit SIPO est ouvert et l'octet ICO/IC7 de données d'entree qui y est emmagasine est transféré de façon paralléle au circuit de
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retenue de donnees LW oü il reste jusqu'à ce que le signal SIA soit active. 11 est ä noter que signal de commande SIS est synchronisé avec les signaux C4 et FR, et donc aussi avec le signal d'horloge Cit et est généré en coïncidence avec le dernier bit Ib7, et plus particulièrement avec la seconde moitié Ib7B de celui-ci, de chaque octet d'entree ou canal ICO/IC7.
De la mime façon que Pour l'opération de sortie décrite plus haut, les emplacements oü les octets de donnèes d'entrée doivent etre emmagasines dans la memoire RAM sont également à des adresses successives. En effet, ces adresses sont egalement fournies au decodeur d'adresse
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ADD de la memoire teur dans le -g r cz--Q- ¯p u circuit logique de commande LC. L'adresse est alors transmise ä VDD via le bus d'adresse IBA, le circuit de retenue d'adresse LA3, le multiplexeur d'adresse MA et le bus d'adresse AB. Lorsqu'aucune autre opération de la RAM n'est exigée, l'adresse est relâchée par LA3 sous le contröle du signal ALI et est transferee à ADD via le multiplexeur d'adresse MA sous le contrôle du signal de selection MAS.
CLC fourni alors un signal de commande SIA (entree serie asynchrone) qui ouvre le circuit de retenue de donnees LW et un signal de selection MDS qui demande au multiplexeur de donnees MD de sélectionner le bus raccordé à ce circuit de retenue LM. Les donnees retenues dans LH sont'ainsi reläc'hees vers le tampon
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d'entrée/sortie IOB de la RAM d'où elles sont emmagasinees dans l'emplacement qui est indique par le dueü-deür d'adresse ADD des que le signal de commande RMB est active.
3. Transfert de donnees du processeur PR vers la mémoire RAM (ecrire des donnees : Fig. 2, partie d).
Lorsque le processeur PR souhaite écrire donnees
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dans ou lire des donnees de la memoire RAM. il active les signaux CS (Fig. 2, partie c) qui indiquent au dispositif MAM que l'adresse correspondante A est disponible sur le bus d'adresse ABU et que les donnees D vont etre écrites ou lues dans la mémoire RAM via le bus de données DDU.
Le signal ALA est alors active par SYNC pour ouvrir le circuit. de retenue d'adresse LA1 afin qu'il puisse recevoir et emmagasiner l'adresse A alors présente sur le bus d'adresse ABU. Cette adresse A est alors aussi immédiatement transférée et emmagasinée dans le circuit de retenue d'adresse LA2 interconnecté avec LA1.
Dans ce cas d'une opération d'écriture de données,
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un signal d'écriture est fourni par
WR CFig. 2. partie d)le processeur PR. Le flane avant wl de WR indique qu'une opération d'écriture va débuter et demande ä CLC d'activer le signal DA (données asynchrones) qui ouvre le circuit de retenue de données LD1. Ce circuit de retenue de donnees LD1 est alors prêt pour recevoir et emmagasiner les données D qui seront chargées sur le bus de données DBU par le processeur PR. Le flanc arriere w2 du signal WR indique au circuit de commande CC que les données D sont maintenant sur le bus de données DBU et donc aussi emmagasinees dans le circuit de retenue LD1.
Ce dernier circuit de retenue LD1 est alors fermé par le circuit logique de commande CLC qui désactive le signal de commande DA. Les données D sont alors aussi immediatement transférees et emmagasinées dans le circuit de retenue de donnees LD2 qui est interconnecte avec LDI.
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A l'échéance suivante du signal d'horloge C4, les signaux de commande DS (donnees synchrones) et ALS sont actives par CLC et les signaux de sélection MDS et MAS contrôlant las multiplexeur respectifs MD et MA sont mis pour selectionner les bus DBU et ABU respectivement. Les données D et l'adresse A de la RAM oü elles devront etre stockees sont alors simultanément fournies ä cette mémoire RAM, le signal RMB activé par CLC validant cette opération d'ecriture dans le décodeur d'adresse ADD.
L'indication UW dans le signal RMB montré ä la Partie d de la Fig. 2 signifie que celui-ci est active pour une opération d'ecriture du proceseur PR. Pendant cette
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operation d'ecriture le signal UPA est également active indiquant au circuit logique de commande CLC qu'une operation d'écriture du processeur PR indiquée par UW dans UPA est en cours et que des operations possibles de sortie ou d'entree de données des circuits de de ligne LC devront etre retardées. Un tel processus de priorite sera decrit plus loin.
4. Transfert de données de la mémoire RAM vers
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le processeur PR (lire des donnees ; Fig.
Partie Cette opération est semblable ä l'Operation d'écriture da données décrite ci-dessus. Celä signifie 2.que les signaux ALE, CS, ALA et ABU montres à la Fig. 2, partie e sont également considerés ici.
En se référant à la Fig. 2, partie e, un signal de lecture RD est fourni au circuit de commande CC par le processeur PR. Le flanc avant rl de RD indique qu'une opération de lecture va débuter et demande ä CLC d'activer le signal DA qui ouvre le circuit de retenue de données LD1. Ce circuit de retenue de données LD1 va rester ouvert jusqu'à 1a fin de cette opération de lecture. A l'échéance suivante du signal d'horloge C4, les signaux de commande DS et ALS sont activés par CLC Pour ouvrir les circuits de retenues LD2 et LA2
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respectivement, et les signaux de sélection MDS et MAS sont mis pour sélectionner les bus DBU et ABU respectivement. Simultanément, les signaux UPA et RMB sont également actives.
UR dans la Fig. 2 indiquant que ces signaux sont actives pour une opération de lecture du processeur PR. L'adresse de lecture fournie ä ADD et validée par le signal de commande RMB conduit les données stockees dans la mémoire RAM ä cette adresse ä etre transferees au bus de donnees DBU. Puisque les circuits de retenues de donnees LD2 et LD1 sont ouverts, les
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donnees sont immediatement au proceseur PR.
Les signaux DSP ALS. UPA et RMB sont alors désactivés et le processeur PR accuse réception de cette Operation de lecture en désactivement le signal RD dont le flanc arrière r2 conduit le signal de commande DA ä etre désactivé à son tour par LC.
Trois exemples d'accès simultanés au dispositif
MAM sont montres à la Fig. 3, parties b, c et d respectivement. Les signaux montres dans ces exemples font reference aux signaux C4, SOS et SIS et aux impulsions TIP T2, T3 et T4 mentionnes ci-dessus de la Fig. 2. Parties a et bp et reproduits ä la Fig. 3, partie a.
Dans un premier exemple (Fig. 3, partie b). le signal UPA est désactivé en permanence signifiant qu'aucune opération n'est demandee par le processeur PR.
Le signal SOA est activé à des moments correspondant à des impulsions t2 et t3 qui se produisent quatre cycles d'horloge avant les impulsions respectives T2 et T3 du signal SOS et lorsque le signal d'horloge C4 est bas ou à un niveau logique 0. Ce délai de quatre cycles d'horloge est ndcessaire au cas où, le processeur PR souhaiterait un accès d'écriture ou de lecture ä la mémoire RAM. En effet, puisque le processeur PR ä la plus haute priorité d'accès ä la memoire RAM. les operations qu'il demande
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doivent etre executees en premier lieu et le transfert de données au circuit de retenue de données LR doit alors etre retarde.
Ce délai dans l'activation du signal SOA est d'un cycle d'horloge pour chaque opération du processeur PR.
En tenant compte que les donnees à sortir vers les circuits de ligne LC doivent être emmagasinées dans le circuit de retenue de donnees LR avant l'échéance suivante des impulsions T2, T3 du signal SOS et en tenant egalement campte du nombre maximum d'operations consécutives que le processeur PR peut réaliser, c'est-à-dire le nombre maximum de cycles d'horloge que l'activation du signal 50A peut etre retardée, il a été trouvé que le délai de 4 cycles d'horloge entre les activiations des signaux SOA et SOS est suffisant en pratique.
Comme mentionne ci-dessus, les impulsions t2 et t3 du signal SOA indiquent que le circuit de retenue de données LR est ouvert et que les données ä sortir vers les circuits de ligne LC via la liaison de sortie serie
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50 peuvent Y etre chargées. Dans le cas présent le signal SOA et le signal RMB activé simultanement et indique par SO (sortie série) ne doivent pas etre retardés parce qu'aucune opération n'est demandée par le processeur PR. Les donnees de sortie sont donc présentes dans le circuit de retenue de données LR lors de la désactivation des signaux SOA et RMB et sont pretes ä etre transférées au circuit PISO ä l'échéance suivante du signal SOS, c'est-ä-dire pendant les impulsions T2, T3, qui ouvrent ce. circuit PI50.
11 est à noter que l'operation SO débute un demi cycle d'horloge avant l'impulsion t2, c'est-a-dire lorsque le signal d'horloge C4 est haut ou ä un niveau
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logique et le signal RMB reste active pendant toute la duree du cycle d'horloge.
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l.Le signal SIA est active ä un moment correspondant ä une impulsion t4 pour transférer ä la RAM les donnees alors presentes dans le circuit de retenue de données LW.
Ces données ont été chargées précédemment dans LW pendant une impulsion T4 du signal 515, c'est-à-dire lorsque le circuit SIPO etait ouvert. Comme la fréquence d'entree SIS (1 Mégabit/seconde) est inférieure à la fréquence de sortie SOS (4 Megabits/seconde) < l'impulsion t4 du signal SIA qui doit se produire apres l'impulsion T4 du signal SIS et lorsque le signal d'horloge C4 est haut a une priorite plus faible que l'impulsion t3 du signal SOA qui doit se produire avant l'impulsion T3 du signal SOS et lorsque le signal d'horloge C4 is bas. Pour cette raison, l'impulsion t4 ensemble avec l'activation correspondante du signal RMB indiqué par SI (entrée série) se produisent dès que possible après l'impulsion T4 mais apres l'impulsion 13.
Dans cet exemple, les impulsions t3 et t4 ne sont pas retardées parce qu'aucune opération est demandée par le processeur PR, le signal RMB est donc activé un demi cycle d'horloge avant
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- U'-i-mpus-ion c-lesd'horloge t3 et reste active pour-deux-cconsécutifs correspondant respectivement aux opérations successives SO et SI des circuits de ligne LC.
Dans un deuxième exemple (Fig. 3v partie c), an plus des operations de sortie SO et d'entrée SI de données des circuits de ligne LC, le processeur PR demande une opération de lecture UR ä un moment al et une opération d'écriture UW ä un moment il. Ces opérations de lecture UR et d'ecriture UW du processeur PR correspondent toutes deux ä une activation du signal UPA pour un cycle d'horloge complet et commençant lorsque le signal d'horloge C4 est haut.
Dans cet exemple. le moment 01 se produit 1, 5 cycle d'horloge avant l'impulsion t2 du signal SOA et le moment 11 se produit immédiatement apres l'impulsion t3
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du signal SOA et simultanément avec l'impuls ; on t4 du signal SIA. Comme indique par UR dans le signal RMB, l'Operation de lecture UR du processeur PR est executee immédiatement au moment ol et est suivie par l'operation de sortie de donnees SO des circuits de ligne LC décrite dans le premier exemple et qui n'est pas retardde parce que l'opération UR Precedente etait terminée au moment où l'opération SO devait normalement débuter.
En résumé, la signal RMB est successivement active partir du moment ol pour deux cycles d'horloge consecutifs correspondant respectivement aux operations UR et SO.
De même, la deuxième opération de sortie de données SO correspondant ä l'impulsion t3 n'est pas retardée parce qu'elle ne gene pas l'opération d'ecriture UW suivante du processeur PR débutant au moment i l.
Cependant, parce que les operations du processeur PR ont la plus haute priorité, l'opératiion d'entrée de donnees SI des circuits de ligne LC demandée simultanement par l'impulsion t4 du signal SIA devra etre retardee et
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execute dès que possible après la fin de l'operation d'ecriture Uhl du processeur PR. I)ans ce cas-ci , llactivation du signal SIA n'est retardee que d'un cycle d'horloge de telle sorte que l'operation d'entree de donnees SI des circuits de ligne LC se produit ä un moment correspondant à une impulsion t'4 qui apparait un cycle d'horloge après l'impulsion t4. Le signal RMB est donc successivement active pour trois cycles d'horloge correspondant respectivement aux operations SO, UW et SI.
Puisque l'activation suivante du signal SIS se produira beaucoup plus tard. le délai mentionne ci-dessus d'un cycle d'horloge de l'impulsion t4 du signal SIA n'affectera pas le fonctionnement normal du dispositif - MAM.
Dans un troisième et dernier exemple (Fig. 3, Partie d). en plus des operations de sortie SO et
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d'entree SI de donnees decrites dans le premier exemple, le processeur PR demande deux fois une opération --d'écriture UW immédiatement suivie par une opération d'ecriture UR. La première opération d'ecriture UW commence ä un moment i2 se produisant un demi cycle d'horloge avant I'impulsion t2 du signal SOA alors que la première opération de lecture UR commence un cycle d'horloge plus tard ä un moment o2. A cause de la priorité attribuee aux operations du processeur PR, l'opération de sortie de donnees SO qui devait normalement commencer un demi cycle d'horloge avant l'impulsion t2 sera retardee jusqu'à ce que les opérations UW et UR du processeur PR soient terminees.
Dans ce cas le delai est donc de deux cycles d'horloge et l'impulsion t2 du signal SOA correspondant à l'opération SO devient t'2. Le signal RMB est donc activé à partir du moment i2 pour trois cycles d'horloge consecutifs correspondant aux opérations successives UW, UR et SO.
11 est ä noter que l'opération SO quoique retardée de deux cycles d'horloge est terminee avant l'impulsion T2 du signal SOS de telle sorte que les donnees ä sortir soient presentes dans le circuit de retenue de donnees LR lors de cette impulsion T2. L'operation de sortie de donnees SO vers les circuits de ligne LC n'est donc pas grenée par les operations UW et Ut precedents du processeur PR.
La deuxième opération d'écriture UW du processeur PR debute Åa moment i3 qui se produit un demi cycle d'horloge avant l'impulsion t3 du signal SOA et la deuxième operation de lecture UR débute à un moment o3 qui se produit un cycle d'horloge après i3 et correspond ä l'impulsion t4 du signal SIA. Pour les raisons mentionnées ci-dessus, les opérations 50 et SI sont maintenant toutes deux retardées de deux cycles d'horloge, et se produisent ä des moments correspondant
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aux impulsions t'3 et t"4 des signaux SOA et SIA respectivement. Dans ce cas, le signal RMB est activé à partir du moment 13 pour quatre cycles d'horloge consécutifs correspondant aux operations successives UW, UR, SO et SI.
Comme mentionne plus haut et décrit dans ces trois exemples la priorité la plus élevée est toujours accordee aux operations d'ecriture UW ou de lecture UR du processeur PR et les priorites suivantes sont successivement accordées à l'opération de sortie de
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donnees SO et ä l'Operation de donnees SI des d'entreecircuits de ligne LC
Un générateur de signal SG capable de generer les impulsions des signaux SOA et SIA en tenant compte des priorités mentionnées ci-dessus est inclus dans le circuit logique de commande CLC de la Fig. 1 et est schématiquement represente ä la Fig. 4.
Comme déjà mentionné, pour transferer des donnees de la RAM aux circuits de ligne LC, le signal SOA qui ouvre le circuit de retenue de donnees LR pour y emmagasiner des donnees venant de la RAM doit etre active avant le signal SOS correspondant qui ouvre le circuit PISO et permet aux données précédemment emmagasinées dans LR d'etre transmises à ces circuits de ligne LC via le circuit PISO. Pour cette raison, un signal de demande de sortie de donnees ORQ est généré dans le circuit logique de commande CLC en relation avec le signal d'horloge C4 et le signal de trame FR et en fonction d'une impulsion à venir T1/T2/T3 du signal 505. De façon similaire, CLC. génère un signal de demande d'entree de données IRQ qui devra activer le signal SIA afin d'ouvrir le circuit de retenue de donnees LW.
Comme egalement mentionne ci-dessus, ce signal IRQ doit se produire après l'impulsion T4 du signal SIS qui ouvre le circuit SIPO.
En resume, les impulsions Ql et Q2 du signal ORQ
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montré à la Fig. 5 et active par le circuit logique de commande CLC se produisent cinq cycles d'horloge avant les impulsions respectives T2 et T3 (non montrées à la Fig. 5) du signal SOS. Les impulsions Ql et Q2
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correspondent à un état bas du signal d'horloge C4.
D'autre part, l'impulsion Q3 du signal IRQ egalement montre ä la Fig. 5 et activé par CLC se produit cinq cycles d'horloge apres l'impulsion T4 du signal SIS et aussi lorsque'le signal d'horloge C4 est bas. De cette façon et suivant les fréquences binaires des signaux SOS et SIS mentionnés plus haut. l'impulsion Q3 se produit un cycle d'horloge apres l'impulsion Q2. Ces deux impulsions ne se gênent donc pas entre elles et la priorite mentionnée ci-dessus est respectée. Les signaux ORQ et IRQ sont fournis par CLC au generateur de signal SG montre à la Fig. 4 et qui sera decrit ci-dessous en relation avec l'es signaux montres ä la Fig. 5 et apparaissant sur des bornes respectives de meme noms de
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SG.
Le générateur de signal SG a une première borne d'entree ORQ ä laquelle le signal de demandede sortie de donnees de même nom est applique et qui est raccordée ä l'entrée "Set" d'un flip-flop RS constitue de deux portes logiques NON-OU (NOR) NO1 et N02 interconnectées comme montre. La sortie INA1 de ce flip-flop RS NO1/NO2 est raccordee ä une première entrée d'une porte NON-ET (NAND) MAI alors que le signal UPA est appliqué ä une borne
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d'entrée de meme nom de SG qui est reliee ä une seconde entrée UFA de cette porte MAI via un inverseur INI.
La sortie OMA1 de la porte NAI est reliee ä l'entrée "Reset" RI du flip-flop RS NO1/NO2 mentionne ci-dessus via la connexion en série de cinq inverseurs IN2, IN3, IN4, IN5 et IN6. La sortie IIN7 de l'inverseur IN3 est de plus raccordée à une première entres d'une porte ET AN ! via un inverseur IN7 alors que l'inverse C ? du signal
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d'horloge C4 est applique ä une seconde entree de cette porte AN1 qui fourni, une borne de sortie SOA raccordee àä sa sortie, le signal SOA qui contröle le circuit de retenue de donnees LR.
11 est ä noter que les inverseurs INS, IN4 et INS sont commandes par les signaux respectifs c4, c4 et C4.
Ceci signifie qu'un signal à l'entrée de ces inverseurs n'apparait, inversé, ä sa sortie que lorsque le signal de commande correspondant (C4, ! : ?) est haut. Alors, le signal de sortie reste inchangé aussi longtemps que le signal de commande est bas et ne peut etre modifie que lorsque ce signal de commande redevient haut.
Le générateur de signal SG possède une deuxième borne d'entree IRQ à laquelle le signal de demande d'entrée de données de memes nom est appliqué et qui est raccordée ä l'entrée "Set" d'un second flip-flop RS comprenant les portes NON-OU (NOR) N03 et N04 interconnectées comme montré. La sortie INA2 de ce
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second flip-flop RS N03/N04 est raccordee ä une premiere entrée d'une seconde porte NON-ET (NAND) NA2 qui possede une deuxiemeet e-t-r-o-i-s-i-ème signaux UPA et IIN7 sont appliques respectivement. La sortie ONA2 de la porte NA2 est reliee ä l'entree"Reset" R2 du second flip-flop RS N03/N04 via la connexion en serie de cinq inverseurs IN8, IN9, IN10, IN1 ! et IN12.
Comme pour IN3, IN4 et IN5, les inverseurs IN9, IN10 et IN11 sont contrôlés par les signaux respectifs C4, T ? et C4. La sortie IIN13 de l'inverseur IN9 est de plus raccordee ä une premiere entrée d'une seconde porte ET AN2 via un inverseur IN13 alors que le signal d'horloge C4 est applique ä une seconde entrée de cette porte AN2.
La sortie de la porte AN2 est raccordée à une borne de sortie SIA sur laquelle apparait le signal SIA qui contrôle le circuit de retenue de données LR.
Le signal d'horloge C4 mentionne ci-dessus et son
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inverse C4 sont montrés à la Fig. 5 et l'emplacement de l'impulsion T2/T4 est indiquée dans ce signal en tant que - référence aux Figs. 2 et 3. A la Fig. 5 le signal UPA est également montre et, comme exemple, une opération d'écriture UW est demandée par le processeur PR ä un moment i4 se produisant quatre cycles d'horloge après l'impulsion T2/T4 et lorsque le signal d'horloge C4 est haut.
L'impulsion Ql declenche normalement, comme ce sera decrit ci-dessous, l'activation du signal SOA représentée par l'impulsion t2 se produisant quatre d'horloge cycles avant l'impulsion correspondante T2 du signal SOS et lorsque le signal d'horloge C4 est bas.
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11 est ä noter que, lorsque le generateur de signal SG est au repos, les sorties des flip-flops RS NOl/N02 et N03/N04 sont basses ou à un niveau logique 0, c'est-à-dire lorsqu'aucun signal n'est applique ä leurs entrees"Set"respectives ORQ et IRQ. La sortie da ces flip-flops devient haute ou à un niveau logique 1 lorsque le signal ä leur entrée "Set" respective est haute, et
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- s e-l-esJ-gnal resfjapplique à leur entree"Reset"est bas.
Puisque le'signal UPA est bas pendant l'impulsion Ql, son inverse UPA est haut et, à l'activation du signal ORQ. les deux entrees de la porte NAI sont donc hautes de teile sorte que le signal de sortie ONA1 qui etait precedemment haut devient bas. Parce que Rl est encore bas, le signal INA1 et donc aussi ONA1 restent haut après la désactivation de ORQ c'est-à-dire après l'impulsion Ql. En consequence. le signal IIN7 qui etait precedemment haut devient bas avec le signal d'horloge C4 allant vers le niveau logique 1 et reste bas lorsque C4 retourne au niveau logique 0. L'impulsion t2 du signal de sortie de donnees SOA est alors générée au moment requis, c'est-à-dire quatre cycles d'horloge avant
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. t
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l'impulsion T2.
Un cycle d'horloge après I'impulsion Ql, un niveau logique 1 apparait l'entree Rl du flip-flop NOl/N02. Le signal INA1 devient alors bas et, puisque UPA est encore haut, la sortie ONAI de NA1 redevient haute. Le signal IIN7 aussi redevient haut et le generateur de signal SG est b nouveau dans son état de repos.
Lors de l'activation suivante du signal ORQ, c'est-à-dire ä l'impulsion Q2, INA1 devient haut et ONA1 devient bas. A ce moment, IIN7 reste haut parce que le
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signal d'horloge C4 est bas. Après l'impulsion Q2 et ä cause de l'activation UW du signal UPA, le signal ONA1 devient haut. Par conséquent, le signal INN7 reste haut et le signal SOA n'est pas activé au moment de l'impulsion t3 comme prévu.
Lorsque le signal UPA retourne au niveau bas, INA1 est encore haut parce que le niveau log ! que l n'a pas ete fourni ä la borne Rl. ONA1 devient alors bas et, puisque C4 est haut, INN7 devient bas pour un cycle d'horloge.
Une impulsion t"3 du signal SOA apparat donc un cycle d'horloge après l'impulsion prévue t3 de ce signal.
Comme souhaité, l'opération-UW du processeur PR est donc executee avant l'operation de sortie de donnees des circuits de ligne LC.
L'impulsion Q3 du signal IRQ oblige le signal INA2 ä devenir haut et ä rester dans cet àtat jusqu'à ce qu'un niveau logique l seit fourni ä la borne R2 du flip-flop
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N03/N04. A cause du signal UPA qui est alors bas, le signal ONA2 reste haut et il en est de même pour le signal IIN13. Après l'impulsion Q3, UPA devient haut mais IIN7 devient bas de telle sorte que ONA2 et donc aussi IIN13 restent haut et que le. signal SIA ne peut pas etre activé au moment prévu correspondant à l'impulsion t4. Un cycle d'horloge après l'impulsion Q3, les signaux IIN7, UPA et INA2 sont tòus trois au niveau logique 1 de
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telle sorte que le signal ONA2 devient alors bas.
Parce que le signal d'horloge C4 est alors haut, le signal IIN13 devient bas et reste dans cet état pour un cycle d'horloge. Sitnultanement, le signal SIA est activé pour
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un demi d'horloge. Ceci produit l'impulsion t'4 qui apparat un cycle d'horloge apres l'impulsion t4 du signal SIA. Comme mentionné plus haut, ce delai cycled'un cycle d'horloge est du ä l'operation UW du processeur PR. A cause de la succession des impulsions UM. t"3 et t"4 des signaux respectifs UPA, SOA et SIA, les priorites des opérations du dispositif MAM sont respectées.
Deux cycles d'horloge apres l'impulsion Q3 du signal IRQ, un niveau logique 1 apparait sur la borne R2 du flip-flop N03/N04 dont le signal de sortie INA2 est alors remis ä un niveau logique 0. Le générateur de signal SG est alors à nouveau dans son état de repos.
Bien que les principes de l'invention aient ete decrits ci-dessus en se référant à des exemples particuliers, il est bien entendu que cette description
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est faite seulement à titre d'exeple t-n-e-m-a-n s t i t u e aucunement une limitation de la portee de l'invention.