JPH01169559A

JPH01169559A - 多重アクセス装置

Info

Publication number: JPH01169559A
Application number: JP63307966A
Authority: JP
Inventors: Dirk H L C Rabaey; デイルク・ヘルマン・ルトガルデイス・コルネリウス・ラベイ; Didier R Haspeslagh; デイデイエル・ルネ・ハスペスラーグ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1987-12-07
Filing date: 1988-12-07
Publication date: 1989-07-04
Anticipated expiration: 2009-01-19
Also published as: EP0320041B1; BE1001383A7; JPH065523B2; EP0320041A3; DE3888801D1; DE3888801T2; ES2054789T3; ATE103723T1; AU2582288A; AU613983B2; CA1312386C; EP0320041A2; US5068848A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数のステーションがデータの伝達のため結
合される共通データ供給源を含む多重アクセス装置に関
するものである。

［従来の技術］データ供給源が全てのステーションに対して共通である
ので、データがこの供給源へおよび供給源から伝達され
なければならないとき矛盾する状況がステーション間で
発生することは明らかである。

２つのステーションしか存在しない場合、この問題はス
テーションの各々へ個々に結合されるという特徴を有す
る、いわゆる二重アクセスデータ供給源を使用すること
によって解決される。この解決策の欠点は、このような
二重アクセス供給源が高価であるということである。

２つより多くのステーションが共通データ供給源へ結合
されているときにもまた効果的な別の解決策は、データ
の対応する伝送が許容されるような再発的な予め決めら
れたタイムスロットを各ステーションへ割当てることで
ある。この解決策の欠点は、１以上のステーションがそ
れらの割当てられたタイムスロット中でデータの伝送を
要求しないとき、それから費やされる時間が多重アクセ
ス装置を有効に使用しないということである。更に、２
つ以上のステーションは同時には伝信できない欠点もあ
る。

［発明の解決すべき課８］本発明の目的は、比較的簡単で効果的に動作するけれど
も、それにもかかわらずこれらのステーションの少なく
とも１つが予め決められた瞬間にデータを伝送する、即
ち出力または入力しなければならないときでさえ矛盾を
伴わずに共通データ倶給源と少なくとも２つのステーシ
ョンとの間のデータの伝送を許容するような多重アクセ
ス装置を提供することである。

［課題解決のための手段および作用］本発明によれば、この目的は、多重アクセス装置が、少
なくとも１つのデータバッファ回路と、前記共通データ
供給源と第１の前記ステーションとを結合する第１のデ
ータ伝送回路と、前記共通データ供給源と前記データバ
ッファ回路とを結合する少なくとも１つの第２のデータ
伝送回路と、前記データバッファ回路と第２の前記ステ
ーションとを結合し、予め決められた瞬間にその上のデ
ータの伝送のため使用される少なくとも１つの第３のデ
ータ伝送回路と、その上のデータの伝送のため前記第１
のデータ伝送回路の使用を要求する第１の要求手段と、
その上のデータの伝送のため前記第２のデータ伝送回路
の使用を要求する第２の要求手段と、前記第１および第
２の要求手段が結合され、前記第２の要求手段の要求よ
りも前記第１の要求手段の要求の優先を認める優先回路
とを含み、前記第２の要求手段が前記予め決められた瞬
間の次の発生の前の期間に要求を実施し、前記期間が、
前記優先回路がこの期間中に前記第２の要求手段によっ
て実施される前記要求に対する優先を承認できるような
期間を有するということによって達成される。

この故に、共通データ供給源が使用され、第３のデータ
伝送回路が予め決められた瞬間に使用されるけれども、
これらのアクセス手段を使用するための矛盾は発生しな
い。実際、例えば第２のステーションが第１の予め決め
られた瞬間に共通データ供給源からの入力データを要求
するとき、第２の要求手段はこの瞬間の前の期間の要求
を組織化する。それから、要求されたデータは、それに
対する優先が優先回路によって承認されるとすぐに、即
ちデータの伝送が第１の要求手段によって要求されてい
ないときに、第２のデータ伝送回路を経てデータバッフ
ァ回路へ伝送される。任意の方法において、期間は要求
されたデータの共通データ供給源からデータバッファ回
路への伝送が予め決められた瞬間の前に達成されるよう
に選択される。明らかに、これらのデータは、たとえ第
１の要求手段が同時に第１のステーションと共通データ
供給源との間のデータの伝送を要求しても、その後に予
め決められた瞬間にデータバッファ回路から第２のステ
ーションへ伝送される。

第２のステーションが、予め決められた瞬間に、目的地
として共通データ供給源を有するデータの出力を要求す
るときもまた同じである。実際、この場合、第２の要求
手段はこの予め決められた瞬間後であるがこの瞬間の次
の発生に先行する期間中に第２のデータ伝送回路の使用
を要求する。

好ましい実施例において、前記共通データ供給源は複数
の前記第２のステーションへ同じ複数の前記第２のデー
タ伝送回路、同じ複数の前記データバッファ回路および
同じ複数の前記第３のデータ伝送回路を経て結合され、
前記第２の要求手段は前記予め決められた瞬間に関係す
る瞬間に前記第２のデータ伝送回路の各々の使用を要求
できる。

この装置のもう１つの特徴は前記予め決められた瞬間が
前記第２のデータ伝送回路の各々について別々の一定周
波数を有することである。

この装置の更にもう１つの特徴は、前記優先回路が前記
第１の要求手段に対して最優先度を承認し、データが前
記第２のデータ伝送回路上へ伝送される前記周波数の減
少の順序で前記第２の要求手段の要求に対して後続する
優先度を承認することである。

この装置の別の特徴は、それが更に、前記共通データ供
給源へ、前記第１のデータ伝送回路上を伝送されたデー
タの位置のアドレスを与えるための第１のアドレス生成
手段と、前記共通データ供給源へ前記第２のデータ伝送
回路上を伝送されたデータの位置のアドレスを与える複
数の第２のアドレス生成手段と、アドレスバッファ回路
と、前記第１のアドレス生成手段と、前記共通データ供
給源とを結合する第１のアドレス伝送回路と、前記アド
レスバッファ回路と前記共通データ供給源とを結合する
第３のアドレス伝送回路とを具備し、前記第１／第３ア
ドレス伝送回路が前記第１７第２のデータ伝送回路と同
時に使用されることである。

前記第２のアドレス生成手段の１つによって与えられた
アドレスは前記第２のデータ伝送回路の対応するものの
前記予め決められた瞬間の１つの次の発生の前に前記ア
ドレスバッファ回路内に蓄積される。

［実施例］本発明の上述されたものおよびその他の目的および特徴
は添付図面と関連して得られる実施例の以下の説明を参
照して更に明らかとなり、本発明は最も良く理解される
だろう。　第１図に示された多重アクセス装置ＭＡＭは
、更にスイッチング回路網、複数の通信ライン回路およ
びプロセッサＰＲを含むデジタルテレ通信交換器の一部
を形成する。ＭＡＭは単独データアクセスバスＤＢと、
単独アドレスバスＡＢを経てそれへ結合された関連する
制御回路ＣＣとを具備するランダム　アクセス　メモリ
ＲＡＭを含む。メモリＲＡＭはラインカード上に取付け
られた８個の通信ライン回路ＬＣへ送信されるデジタル
信号を蓄積するため使用される。これらの信号はＭＡＭ
およびＬＣと相互接続する入力および出力リンクＳｌお
よびＳＯ上、およびＭＡＭおよびＰＲと各々相互接続す
るバスＤＢＵ上で伝達される。各ラインカードＬＣの８
個のライン回路から入力するおよびそれへ出力する信号
は時分割マルチブレクス（ＴＤＭ）技術に従って各直列
リンクＳｌおよびＳＯ上に伝送される。以下、ライン回
路はＬＣとして示される。

ＭＡＭ内部で、入力リンクＳｌおよび出力リンクＳＯの
対とバスＤＢＵはＲＡＭへ結合され、そのためプロセッ
サＰＲおよび８個のライン回路ＬＣは同じＲＡＭに関連
する。しかしながら、実際プロセッサＰＲは一般に複数
の、例えば３個の、別個のラインカード、即ち８個のラ
イン回路に関連するＲＡＭの各々について共通に設けら
れている。この場合、示されるラッチＬＤ２はデマルチ
プレクサ（図示されていない）および共通アクセスバス
ＤＢを経てこれらのＲＡＭへ結合される。

装置ＭＡＭは４メガビット／秒のビット速度を有するク
ロック信号Ｃ４（第２図、ａ部分）によって制御され、
次の３つの主要な機能を有する。

■ＲＡＭ内に蓄積されたデータを、４メガビット／秒ツ
クロックビット速度で直列出力リンクＳＯを経てライン
回路ＬＣへ向けて出力し、これらのデータは、直列出力
リンクｓｏ上を流れる信号５ＯＵＴ　（第２図、ｂ部分
）中に含まれ、８ビツトＯｂＯ乃至Ｏｂ７を有する８バ
イトＯＢＯ乃至ＯＢ７へ細分される８チヤンネルｏｃｏ
乃至ＯＣ７を含む。

■ライ２回路ＬＣからのデータを直列人力リンクＳ１を
経て１メガビット／秒のビット速度で入力し、これらデ
ータは直列入力リンクＳｌ上を流れる信号５ＩＮ（第２
図、ｂ部分）中に含まれ、第１の半分１　ｂｏ　Ａ乃至
１ｂ７Ａのみが効果的に使用されるけれども第２の半分
１ｂＯＢ乃至１ｂ７Ｂは使用されず、高インピーダンス
状態に対応する８ビツトＩｂｏ乃至１ｂ７を有する１つ
のバイトによって各々が構成される８チヤンネルＩＣＯ
乃至ＩＣ７を含む。

■非同期的な方法で動作するプロセッサＰＲがら受信さ
れる指示に従ってＲＡＭがらデータを読み出し、ＲＡＭ
へデータを書込み、これらのデータは４メガビット／秒
のビット速度を有する。

データ出力および読み出しが同じ動作であり、これらの
異なるワードがライン回路ＬＣの動作とプロセッサＰＲ
の動作とを識別するため使用されるのみであることが注
目されなければならない。

同様のことがワード入力と書き込みとの間の識別につい
ても言える。

この通信システムにおいて、ＲＡＭがらのデータは同期
的にライン回路ＬＣへ出力されなければならず、またこ
れらのライン回路ＬＣがらの、およびＲＡＭへ伝送され
るデータは同期的に入力されなければならない。対照的
に、ＲＡＭからプロセッサＰＲへの、およびその逆のデ
ータ伝送（読みだしおよび書き込み動作）は非同期的に
発生しても良い。更にプロセッサＰＲへのおよびそこが
らのＲＡＭの共通アドレスバスＤＢ上のデータ伝送はラ
イン回路ＬＣへのおよびそこからのこのバスＤＢ上のデ
ータ伝送より優先する。これらの様々な状態は以下に記
述された方法で矛盾せずに完全に満たされる。

装置ＭＡＭのランダム　アクセス　メモリＲＡＭは関連
するデータ入カ／出カバッフ７１０Ｂ、アドレスデコー
ダＡＤＤ、および再生論理回路ＲＬを有し、−力制御回
路ＣＣは、データ　マルチプレクサＭＤ。

アドレスマルチプレクサＭＡ。

２つの２方向データラツチＬＤＩおよびＬＤ２　；２つのデータラッチＬＲおよびＬＷ。

並列入力直列出力およびラッチ回路Ｐ　　Ｉ　　ＳＯ。

直列入力並列出力およびラッチ回路Ｓ　Ｉ　ＰＯ；３つのアドレスラッチＬＡＩ％ＬＡ２およびＬへ３；制御論理回路ＣＬＣ、および４メガビット／秒シンクロナイザ５ＹＮＣを含む。

制御回路ＣＣはプロセッサＰＲへ既に記述された２方向
８ビツト並列データバスＤＢＵを経て結合され、ＰＲは
ＣＣへ単一方向８ビット並列アドレスバスＡＢＵおよび
制御ラインＡＬＥ　（アドレス　ラッチ　イネーブル）
、ＣＳ（チップ　選択）　、ＲＤ　（読み出し）および
ＷＲ（書き込み）を経て結合され、それらのラインには
同様の名称の信号が各々流れる。ＣＣは更に直列出力リ
ンクＳＯおよび直列人力リンクＳｌを経てライン回路Ｌ
Ｃへ結合され、また上述のスイッチング回路網へ結合さ
れ、それは同じ名称の制御ライン上で、フレーム信号Ｆ
Ｒ（第２図、部分ａ）、クロック信号Ｃ４（第２図、部
分ａ）、およびもう１つのクロック信号Ｃ１を受信する
。フレーム信号ＦＲは８キロヘルツの周波数を有し、一
方Ｃ４およびＣ１は各々１および４メガビット／秒のビ
ット速度を有する。１メガビット／秒クロック信号Ｃ１
はクロック信号Ｃ４から得られ、それと同期されており
、当分野で既知の周波数分割回路において行われるが、
その詳細についてはここでは説明されない。

データバスＤＢはデータマルチプレクサＭＤをＲＡＭの
データ人力／出力バッファＩＯＢへ結合し、一方アドレ
スバスＡＢはＣＣのアドレスマルチプレクサＭＡをＲＡ
ＭのアドレスデコーダＡＤＤへ結合する。

プロセッサＰＲのデータバスＤＢＵは２つの２方向デー
タラツチしＤｌおよびＬＤ２のカスケード接続を経てデ
ータマルチプレクサＭＤに接続される。ＭＤは更にデー
タラッチＬＲと並列入力直列出力およびラッチ回路ＰＩ
ＳＯのカスケード接続を経て直列出力リンクＳＯへ接続
され、直列入力リンクＳＩは直列入力並列出力およびラ
ッチ回路５ＩＰＯとデータラッチＬＷとのカスケード接
続を経てＭＤへ接続される。ＰＩＳＯおよび５ＩＰＯは
各々クロック信号Ｃ４およびｃｌによって制御される。

プロセッサＰＲのアドレスバスＡＢＵはアドレスマルチ
プレクサＭＡヘアドレスラッチＬＡ１およびＬＡ２のカ
スケード接続を経て接続される〇内部アドレスバスＩＢ
Ａは制御論理回路ＣＬＣをアドレスマルチプレクサＭＡ
ヘアドレスラッチＬＡ３を経て結合され、ＲＡＭ内から
読み出されるまたはそこへ書き込まれなければならない
ライン回路ＬＣのデータのアドレスを搬送する。　゛制
御信号ＡＬＥＳＣ８，ＲＤおよびＷＲは全てプロセッサ
ＰＲから４メガビット／秒のシンクロナイザ５ＹＮＣへ
供給され、それはそれらをクロック信号Ｃ４と同期し、
制御信号ＵＰＡ　（プロセッサ動作；第２図、ｄおよび
ｅ部分および第３、ｂ、ｃおよびｄ部分）を供給し、そ
れは制御論理回路ＣＬＣへ分離制御ラインを経て伝送さ
れ、−方その他の制御信号は５ＹＮＣからＣＬＣへ第２
のデータ内部バスＩＢＢを経て供給される。

ラッチＬＤ１．ＬＤ２；ＬＲ；ＬＷ；ＬＡ２およびＬＡ
３は制御論理回路ＣＬＣによって同様の名称の信号を搬
送する各内部制御ラインＤＡ。

ＤＳ　、ＳＯＡ　；ｓ　ＩＡ　、ＡＬＳ　；およびＡＬ
Ｉを経て制御される。アドレスラッチＬＡＩはシンクロ
ナイザ５ＹＮＣによって同じ名称の信号を搬送する内部
制御ラインＡＬＡを経て直接制御され、一方データマル
チブレクサＭＤおよびアドレスマルチプレクサＭＡは制
御論理回路ＣＬＣによって同様の名称の信号を搬送する
各内部選択ラインＭＤＳおよびＭＡＳを経て制御される
。また、回路ＰＩＳＯおよび５ＩＰＯは同様の名称の信
号を搬送する各内部制御ラインＳＯ８およびＳＩＳを経
て回路ＣＬＣによって制御される。

第２図のａ乃至ｅ部分を参照することによって、多重ア
クセス装置ＭＡＭの読み出しおよび書き込み動作並びに
データ出力および入力動作はまず以下に別々に説明され
、このような動作では生じる可能性のある干渉について
は考慮しない。

ＲＡＭからライン回路ＬＣへ伝送されるデータバイトＯ
ＢＯ１０Ｂ７はこのメモリＲＡＭにおいて、制御論理回
路ＣＬＣ中に含まれるカウンタＣＴによって与えられる
連続アドレスで蓄積される。各アドレスはＣＬＣからア
ドレスラッチＬＡ３へ内部アドレスバスＩＢＡを経て伝
送される。

アドレスラッチＬＡ３を開く信号ＡＬＩの制御下で、そ
の中に蓄積されたアドレスと、アドレスマルチプレクサ
ＭＡに対して示す選択信号ＭＡＳを放出するので、それ
をＬＡ３へ接続するバスが選択されなければならず、こ
のアドレスはＲＡＭのアドレスデコーダＡＤＤヘアドレ
スバスＡＢを経て伝送される。

ＣＬＣによって生成された制御信号ＲＭＢ（ＲＡＭ　　
Ｂｕｓｙ）が付勢され、ＡＤＤ中のアドレスによって示
されるＲＡＭ位置に蓄積されるデータバイトはデータバ
スＤＢ上に負荷される。このデータバイトはそれから選
択信号ＭＤＳに従ってデータマルチプレクサＭＤによっ
て選択され、制御信号５ＯＡ（直列出力同期）によって
開かれるデータラッチＬＲに伝送されて蓄積される。

２マイクロ秒毎に、即ち制御信号ＳＯ８（直列出力同期
）の周期的パルスＴｌ、Ｔ２．Ｔ３の各々の発生におい
て、ＬＲ中のデータバイト０ＢＯ１０Ｂ７は回路ＰＩＳ
Ｏを経て直列出力リンクＳＯ上へ伝送される。実際、こ
のようなパルスＴＩ／Ｔ３はＰＩＳＯ回路を開き、ＬＲ
においてラッチされたバイトをＰＩＳＯ回路へ伝送し、
そこでこのバイトＯＢＯ１０Ｂ７は並列形式から直列形
式へ変換され、直列出力リンクＳＯをオンにする。制御
信号ＳＯ８のパルスが信号Ｃ４およびＦＲと同期され、
出力チャンネル０ＣＯ１０Ｃ７の各出力ＯＢＯ１０Ｂ７
の全ての最終ビットＯｂ７を生成されることに留意され
たい。

１メガビット／秒のビット速度で直列入力リンクＳＩ上
に人力するデータまたはチャンネルＩＣＯ乃至ＩＣ７の
バイトはまず５ＩＰＯ回路中に蓄積される。全てのバイ
トＩＣＯ／ＩＣ７がこの５ＩＰＯ回路に与えられるとき
、即ち１６マイクロ秒毎に、パルスＴ４がＣＬＣによっ
て生成される。このパルスは制御信号５ＩＳ（直列入力
同期）の一部を形成する。Ｔ４によって、ＳＩＰＯ回路
が開かれ、ここに蓄積されている入力データのバイトＩ
ＣＯ／ＩＣ７は並列にデータラッチＬＷへ伝送され、信
号ＳＩＡが付勢されるまでそこに残っている。制御信号
ＳＩＳは信号Ｃ４およびＦＲと同期され、従ってクロッ
ク信号Ｃ１と同期され、各入力バイトまたはチャンネル
ＩＣＯ／ＩＣ７の最終ビットＩｂ７、特にその第２の半
分Ｉｂ７Ｂと同時に生成される。上述された出力動作と
同じ方法で、入力データのバトがメモリＲＡＭ中に蓄積
されなければならない位置はまた連続アドレスである。

実際、これらアドレスはまたメモリＲＡＭのアドレスデ
コーダへ制御論理回路ＣＬＣに含まれるカウンタＣＴに
よって供給される。このアドレスはそれからアドレスバ
スＩＢＡ、アドレスラッチＬＡ３、アドレスマルチプレ
クサＭＡおよびアドレスバスＡＢを経てＡＤＤへ伝送さ
れる。ＲＡＭの他の動作が必要とされないとき、このア
ドレスは信号ＡＬＩの制御下でＬＡ３から解放され、選
択信号ＭＡＳの制御下でアドレスマルチプレクサＭＡを
経てＡＤＤへ伝送される。

ＣＬＣはそれからデータラッチＬＡＷを開く制御信号５
ＩＡ（直列入力同期）と、データマルチプレクサＭＤに
このラッチＬＡＷへ接続されるバスを選択させる選択信
号ＭＤＳとを供給する。

ＬＷでラッチされたデータは、制御信号ＲＭＢが付勢さ
れると直ぐにアドレスデコーダＡＤＤによって示される
位置にそれらが蓄積されるＲＡＭの入力／出力バッファ
ＩＯＢへ放出される。

プロセッサＰＲはメモリＲＡＭへのデータの書き込みお
よびメモリＲＡＭからのデータ読み出しを要求するとき
、それは対応するアドレスＡがアドレスバスＡＢＵ上で
有効であり、データＤがデータバスＤＢＵを経てメモリ
ＲＡＭへ書込まれまたはメモリＲＡＭから読み出される
ことを装置ＭＡＭへ示すＡＬＥおよびＣ８信号を付勢す
る。

信号ＡＬＡはアドレスバスＡＢＵ上に与えられるアドレ
スＡを受信しそこに蓄積するためアドレスラッチＬＡＩ
を開くように５ＹＮＣによって付勢される。このアドレ
スＡはそれからまたＬＡＩと相互接続されるアドレスラ
ッチＬＡ２へ直ぐに伝送され蓄積される。

データ書き込み動作の場合において、書き込み信号ＷＲ
（第２図ｄ部分）はプロセッサＰＲによって供給される
。ＷＲの前縁ｗ１は次の書き込み動作を示し、ＣＬＣに
データラッチしＤｌを開く信号ＤＡ（データ非同期）を
付勢させる。このデータラッチしＤｌはそれからプロセ
ッサＰＲによってデータバスＤＢＵ上に負荷されるデー
タＤを受信し蓄積させる。信号ＷＲの後縁ｗ２はデータ
ＤがデータバスＤＢＵ上にありラッチＬＤ１に蓄積され
ることを制御回路ＣＣへ示す。この後者のラッチＬＤＩ
はそれから制御信号ＤＡを非付勢化する制御論理回路Ｃ
ＬＣによって閉じられる。データＤはそれからまた直ぐ
にＬＤｌと相互接続されているデータラッチＬＤ２に伝
送され蓄積される。クロック信号Ｃ４の次の発生で、制
御信号ＤＳ（データ同期）およびＡＬＳはＣＬＣにより
て付勢され、各マルチプレクサＭＤおよびＭＡを制御す
る選択信号ＭＤＳおよびＭＡＳはバスＤＢＵおよびＡＢ
Ｕを各々選択するようにセットされる。それらが蓄積さ
れなければならないＲＡＭのデータＤおよびアドレスＡ
はそれから同時にこのメモリＲＡＭへ供給され、ＣＬＣ
によって付勢される信号ＲＭＢはアドレスデコーダＡＤ
Ｄ上のこの書き込み動作を承認する。第２図のｄ部分で
示された信号ＲＭＢ中の指示ＵＷは、後者がプロセッサ
ＰＲの書き込み動作のため付勢されることを意味する。

この書き込み動作の間、信号ＵＰＡが、ＵＰＡ中のＵＷ
によって示されるプロセッサＰＲの書き込み動作が走行
し、遅延されるべきライン回路ＬＣのデータ出力または
入力動作を可能にする制御論理回路ＣＬＣを示すように
付勢される。このような優先処理が以下に説明される。

この動作は上述されたデータ書き込み動作と同様である
。これはｆｆ１２図Ｃ部分に示された信号ＡＬＥ、Ｃ９
，ＡＬＡおよびＡＢＵがまたここで考慮されることを意
味する。

第２図ｅ部分を参照すると、読み出し信号ＲＤはプロセ
ッサＰＲによって制御回路ＣＣへ供給される。ＲＤの前
縁ｒ１は次の読み出し動作を示し、ＣＬＣにデータラッ
チＬＤＩを開く信号ＤＡを付勢させる。このデータラッ
チＬＤＩはこの読み出し動作の終了まで開き続ける。ク
ロック信号Ｃ４の次の発生において、制御信号ＤＳおよ
びＡＬＳはＣＬＣによってラッチＬＤ２およびＬＡ２を
各々開くように付勢され、選択信号ＭＤＳおよびＭＡＳ
はバスＤＢＵおよびＡＢＵを各々選択するようにセット
される。同時に、信号ＵＰＡおよびＲＭＢもまた付勢さ
れ、第２図におけるＵＲはこれらの信号がプロセッサＰ
Ｒの読み出し動作のため付勢されることを示す。ＡＤＤ
へ与えられ、制御信号ＲＭＢによって承認される読み出
しアドレスはそのアドレスでメモリＲＡＭ中に蓄積され
たデータをデータバスＤＢＵへ伝送させる。データラッ
チＬＤ２およびＬＤｌが開かれるので、データはプロセ
ッサＰＲへ直ぐに伝送される。信号ＤＳＳＡＬＳ、ＵＰ
ＡおよびＲＭＢはそれから消勢され、プロセッサＰＲは
信号ＲＤが消勢することによってこの読み出し動作を認
め、信号ＲＤの後縁ｒ２は制御信号ＤＡをＣＬＣによる
切換で消勢させる。

装置ＭＡＭへの同時アクセスの３つの例が第３図のす、
ｃおよびｄ部分において各々示される。

これらの例において示される信号は上述の信号Ｃ４、Ｓ
Ｏ８およびＳＩＳ、および第２図ａおよびｂのパルスＴ
Ｉ、Ｔ２．Ｔ３およびＴ４を参照し、第３図ａ部分にお
いて再生される。

第１の例（第３図す部分）において、信号ＵＰＡはプロ
セッサＰＲによって要求される動作がないことを意味す
るように永続的に消勢される。

信号ＳＯＡはパルスｔ２およびｔ３に対応する瞬間で付
勢され、それは信号ＳＯ８の各パルスＴ２およびＴ３の
前でクロック信号Ｃ４が論理レベル０以下であるとき、
４つのクロックサイクルを生じる。４つのクロックサイ
クルのこの遅延は、プロセッサＰＲがメモリＲＡＭへの
書込みまたは読み出しアクセスを要求すべき場合に必要
とされる。

実際、プロセッサＰＲはメモリＲＡＭに対する最優先ア
クセスを有するので、それが要求する動作は最初に実行
され、データラッチＬＲのデータの伝送は遅延されなけ
ればならない。

信号ＳＯＡの付勢におけるこの遅延はプロセッサＰＲの
各動作のための１つのクロックサイクルである。ライン
回路ＬＣへ出力するデータが信号ＳＯ８のパルスＴ２．
Ｔ３の次の発生の前にデータラッチＬＲ中に蓄積されな
ければならないことを考慮して、またプロセッサＰＲが
実施できる連続動作の最大数、即ち信号ＳＯＡの付勢が
遅延され得る最大数を考慮することによって、信号ＳＯ
ＡおよびＳＯ８の付勢間の４クロツクサイクルの遅延が
実際には十分であることが見出だされた。

上述のように、信号ＳＯＡのパルスｔ２およびｔ３は、
データラッチＬＲが開くこと、および直列出力リンクＳ
Ｏを経てライン回路ＬＣへ出力されるデータがそこに負
荷されることを示す。この場合、信号ＳＯＡおよびＳＯ
（直列出力）によって示された同時に付勢される信号Ｒ
ＭＢはプロセッサＰＲによって要求される動作がないの
で遅延される必要はない。出力データは従って信号ＳＯ
ＡおよびＲＭＢの消勢でデータラッチＬＲ中に存在し、
信−ｑｓｏｓの次の発生で、即ちこのＰＩＳＯ回路を開
くパルスＴ２．Ｔ３の期間にＰＩＳＯ回路へ伝送できる
。

パルスｔ２の前、即ちクロック信号Ｃ４が論理レベル１
であるときにＳＯ動作は２分の１クロツクサイクルを開
始し、信号ＲＭＢは全クロックサイクル中付勢されたま
まである。

信号ＳＩＡはパルスｔ４に対応する瞬間に付勢されてデ
ータラッチＬＷ中に存在するデータをＲＡＭへ伝送する
。信号ＳＩＳのパルスＴ４の期間中、即ち５ＩＰＯ回路
が開かれているとき、これらのデータはＬＷ中に予め負
荷されている。人力周波数５ＩＳ（１メガビット／秒）
が出力周波数５Ｏ５（４メガビット／秒）より低いので
、信号ＳＩＳのパルスＴ４後でクロック信号Ｃ４が高い
とき発生しなければならない信号ＳＩＡのパルスｔ４は
、信号ＳＯ８のパルスＴ３の前でクロック信号Ｃ４が低
いとき発生しなければならない信号ＳＯＡのパルスＴ３
より低い優先度を有する。

それ故、パルスｔ４はＳｌ（直列入力）によって示され
た信号ＲＭＢの対応する付勢と共にパルスｔ３後を除い
て可能な限りパルスｔ４のすぐ後に発生する。この例に
おいて、パルスｔ３およびｔ４はプロセッサＰＲによっ
て要求される動作がないので遅延されず、信号ＲＭＢは
従ってパルスｔ３の２分の１クロツクサイクル前に付勢
され、ライン回路ＬＣの連続動作ＳＯおよびＳｌに各々
対応する２つの連続するクロックサイクルの間付勢され
たままである。

第２の例において（第３図Ｃ部分）、ライン回路ＬＣの
上述のデータ出力ＳＯおよび入力ＳＩ動作に加えて、プ
ロセッサＰＲは瞬間Ｏ１で読み出し動作ＵＲを要求し、
瞬間１１で書き込み動作ＵＷを要求する。プロセッサＰ
Ｒのこれらの読み出しＵＲおよび書き込みＵＷ動作は共
に全クロックサイクルの開信号ＵＰＡの付勢に対応し、
クロック信号Ｃ４が高いときスタートする。

この例において、瞬間ｏ１は信号ＳＯＡのパルスｔ２の
１．５クロツクサイクル前に発生し、瞬間１１は信号Ｓ
ＯＡのパルスｔ３の直後で信号ｓＩＡのパルスｔ４と同
時に発生する。信号ＲＭＢにおいてＵＲで示されるよう
に、プロセッサＰＲの読み出し動作ＵＲは瞬間Ｏ１で直
ぐに実行され、第１の例において説明されたライン回路
ＬＣのデータ出力動作ＳＯがそれに後続し、先行動作Ｕ
Ｒは動作ＳＯが通常にスタートしたとき終了されるので
遅延されない。要するに、信号ＲＭＢは動作ＵＲおよび
ＳＯの各々に対応する２つの連続するクロックサイクル
の間瞬間ｏｌから連続して付勢される。

また、パルスｔ３に対応する第２のデータ出力動作ＳＯ
は、それが瞬間ｉｆでスタートするプロセッサＰＲの後
続する書き込み動作ＵＷを妨害しないので遅延されない
。しかしながら、プロセッサＰＲの動作は最優先である
ので、信号ＳＩＡのパルスｔ４によって同時に要求され
るライン回路ＬＣのデータ入力動作Ｓｌは遅延され、プ
ロセッサＰＲの書き込み動作ＵＷの終了後可能な限り直
ぐに処理されなければならない。この場合、信号ＳＩＡ
の付勢は１クロツクサイクル遅延され、そのためライン
回路ＬＣのデータ入力動作Ｓｌがパルスｔ４の１クロツ
クサイクル後に出現するパルスｔ’４に対応した瞬間に
発生する。信号ＲＭＢは従って各動作Ｓｏ、ＵＷおよび
Ｓｌに対応する３つのクロックサイクルの間連続して付
勢される。

信号ＳＩＳの次の付勢はかなり後に発生するので、信号
ＳＩＡのパルスｔ４の１クロツクサイクルの上記遅延は
装置ＭＡＭの正常動作に影響しない。

第３の、最後の例（第３図ｄ部分）において、第１の例
において説明されたデータ出力ＳＯおよび入力Ｓｌ動作
に加えて、プロセッサＰＲは読み出し動作ＵＲが直接後
続している書き込み動作ＵＷの２倍の動作時間を要求す
る。第１の書き込み動作ＵＷは信号ＳＯＡのパルスｔ２
の２分の１クロツクサイクル前に生じる瞬間１２でスタ
ートし、一方第１の読み出し動作ＵＲは瞬間ｏ２の１ク
ロツクサイクル後でスタートする。プロセッサＰＲの動
作に割当てられる優先度のため、パルスｔ２の２分の１
クロツクサイクル前に通常スタートするデータ出力動作
ＳＯは、プロセッサＰＲの動作ＵＷおよびＵＲが終了さ
れるまで遅延される。この場合、遅延は従って２クロツ
クサイクルであり、動作ＳＯに対応する信号ＳＯＡのパ
ルスｔ２はｔ’　２になる。信号ＲＭＢは連続動作ＵＷ
、ＵＲおよびＳＯに対応する３つの連続クロックサイク
ルにわたって瞬間１２から付勢される。２クロツクサイ
クル遅延されるけれども動作ＳＯがＳＯ８のパルスＴ２
より前に終了され、そのため出力のデータはこのパルス
Ｔ２でデータラッチＬＲに与えられることが注目される
。ライン回路ＬＣへのデータ出力動作ＳＯは従ってプロ
セッサＰＲの先行動作ＵＷおよびＵＲによって妨げられ
ることはない。

プロセッサＰＲの第２の書き込み動作ＵＷは信号ｓＯＡ
のパルスｔ３の２分の１サイクル前に生じる瞬間１３で
スタートし、第２の読み出し動作ＵＲはＩ３の１クロツ
クサイクル後に発生し信号”　　ＳＩＡのパルスｔ４に
対応する瞬間０３にスタートする。上述された理由のた
め、動作ＳＯおよびＳｌは２クロツクサイクル遅延され
、信号ＳＯＡおよびＳＩＡのパルスｔ’　３およびｔ’
４に対応する瞬間に各々発生する。この場合、信号ＲＭ
Ｂは連続動作ＵＷ％ＵＲ，ＳｏおよびＳｌに対応する４
つの連続クロックサイクルにわたって瞬間１３から付勢
される。

これら３つの例において上記され説明されたように、最
高の優先度はプロセッサＰＲの書き込みＵＷまたは読み
出しＵＲ動作に対して常に承認され、後続する優先度は
ライン回路ＬＣのデータ出力動作ＳＯおよびデータ入力
動作Ｓｌに対して連続して承認される。

上述の優先度を考慮することによって信号ＯＡおよびＳ
ＩＡのパルスを発生できる信号発生器ＳＧは第１図の制
御論理回路ＣＬＣ中に含まれ、第４図に概略的に表わさ
れている。既に述べられたように、ＲＡＭからライン回
路ＬＣヘデータを伝送するため、ＲＡＭから入力するデ
ータをそこに蓄積するようにデータラッチＬＲを開く信
号ＳＯＡは、回路ＰＩＳＯを開き、先にＬＲ内に蓄積さ
れたデータが回路ｐｒｓｏを経てこれらのライン回路Ｌ
Ｃへ伝送されることを許容する対応する信号ＳＯ５の前
に付勢されなければならない。

それ故、データ出力要求信号ＯＲＱは、タロツク信号Ｃ
４およびフレーム信号ＦＲと関連する制御論理回路ＣＬ
Ｃ内で、信号ＳＯ８の先行パルスＴＩ／Ｔ２／Ｔ３の関
数で生成される。同様に、ＣＬＣはデータラッチＬＷを
開くため信号ＳＩＡを付勢すべきデータ入力要求信号Ｉ
ＲＱを発生する。また上述のように、この信号ＩＲＱは
回路５ＩＰＯを開く信号ＳＩＳのパルスＴ４の後に発生
しなければならない。

要するに、第５図に示され制御論理回路ＣＬＣによって
付勢される信号ＯＲＱのパルスＱ１およびＯ２は、・信
号ＳＯ８の各パルスＴ２およびＴ３（第５図には示され
ていない）の５クロツクサイクル前に発生する。パルス
Ｑ１およびＯ２はクロック信号Ｃ４の低レベル状態に対
応する。他方で、第５図に示されＣＬＣによって付勢さ
れる信号ＩＲＱのパルスＱ３は、信号ＳＩＳのパルスＴ
４の５クロツクサイクル後でクロック信号Ｃ４が低いと
き発生する。この方法において上述された信号ｓｏｓお
よびＳＩＳのビット速度に従って、パルスＱ３はパルス
Ｑ２の１クロツクサイクル後に発生する。これら２つの
パルスは互いに妨害せず、上述された優先度が尊重され
る。信号ＯＲＱおよびＩＲＱはＣＬＣによって第４図に
示された信号発生器ＳＧへ供給され、第５図に示された
信号に従って以下に説明され、ＳＧの各同じ名称の端子
上に現われる。

信号発生器ＳＧは同じ名称のデータ出力要求信号が供給
され、示されるように相互結合された２つの論理ＮＯＲ
ゲー）ＮＯＩおよびＮＯ２によって構成されたＲＳフリ
ップフロップの“セット”入力へ接続される第１の入力
端子ＯＲＱを有する。

このＲＳＳフリップフロップＯＩ／ＮＯ２の出力ｌＮＡ
ｌはＮＡＮＤゲートＮＡＩの第１の入力へ接続され、−
力信号ＵＰＡはインバータＩＮＩを経てこのゲートＮＡ
Ｉの第２の入力ＵＰＡへ結合されるＳＧの同じ名称の入
力端子へ供給される。

ゲートＮＡＩの出力０ＮＡ１は５個のインバータＩＮ２
、ＩＮ３．ＩＮ４．１Ｎ５およびＩＮ６の直列接続を経
て上記ＲＳフリップフロップＮｏ１／Ｎ０２の“リセッ
ト”入力Ｒ１へ結合される。

インバータＩＮ３の出力ｌｌＮ７は更にインバータＩＮ
７を経てＡＮＤゲートＡＮ１の第１の入力へ接続され、
一方クロック信号Ｃ４の反転信号Ｃ４はこのゲートＡＮ
１の第２の入力へ供給され、それはその出力へ接続され
る出力端子ＳＯＡでデータラッチＬＲを制御する信号Ｓ
ＯＡを供給する。

インバータＩＮ３、ＩＮ４およびＩＮ５は各信号Ｃ４、
Ｃ４およびＣ４によって制御される。これはこれらのイ
ンバータの入力での信号が、対応る制御信号（Ｃ４，Ｃ
４）が高いときその出力で出現し反転されることを意味
する。それから、出力信号はこの制御信号が低い限り変
えられないままであり、この制御信号が再び高くなると
きのみ修正され得る。

信号発生器ＳＧは第２の入力端子ＩＲＱを有しており、
それは同じ名称のデータ入力要求信号が供給され、図示
されるように相互結合され、るＮＯＲゲートＮＯ３およ
びＮＯ４を含む第２のＲＳフリップフロップの“セット
入カへ接続される。この第２のＲＳフリップフロップＮ
Ｏ３／ＮＯ４の出力ｌＮＡ２は第２のＮＡＮＤゲートＮ
Ａ２の第１の入力へ接続され、それは第２および第３の
入力として信号ＵＰＡおよびｌｌＮ７が各々供給される
。ゲートＮＡ２の出力０ＮＡ２は第２のＲＳフリップフ
ロ・ツブＮＯ３／ＮＯ４の“リセット”入力Ｒ２へ５個
のインバータＩＮＳ、ＩＮ９、ｌＮｌ０１ＩＮＬＩおよ
びｌＮｌ２の直列接続を経て結合される。ＩＮ３、ＩＮ
４およびＩＮ５に関するかぎりでは、インバータＩＮ９
、ｌＮｌ０およびＩＮＩＩが各信号Ｃ４、Ｃ４およびＣ
４によって制御される。インバータＩＮ９の出力ｌｌＮ
１３は更に第２のＡＮＤゲートＡＮ２の第１の入力へイ
ンバータｌＮ１３を経て接続され、一方クロック信号Ｃ
４はこのゲートＡＮ２の第２の入力へ供給される。ゲー
トＡＮ２の出力はデータラッチＬＷを制御する信号ＳＩ
Ａを出力する出力端子ＳＩＡへ接続される。

上述されたクロック信号Ｃ４およびその反転信号Ｃ４は
第５図に示され、パルスＴ２／Ｔ４の位置は第２図およ
び第３図を参照してこの信号中に示される。第５図にお
いて、また信号ＵＰＡが示され、例として、書き込み動
作ＵＷはパルスＴ２／Ｔ４の４クロツクサイクル後でク
ロック信号Ｃ４が高いとき生じる瞬間ｊ４においてプロ
セッサＰＲによって要求される。

パルスＱ１は通常、以下に説明されるように、信号ＳＯ
Ａが、信号ＳＯ８の対応するパルスＴ２・の４クロツク
サイクル前でクロック信号Ｃ４が低いとき生じるパルス
ｔ２によって表わされる時点で付勢する。

信号発生器ＳＧが停止しているとき、ＲＳＳフリップフ
ロップＯＩ／ＮＯ２およびＮＯ３／ＮＯ４の出力は論理
レベル０であり、即ちそのときそれらの各“セット”入
力ＯＲＱおよびＩＲＱへ供給される信号はない。これら
のフリップフロップの出力は、それらの“セット”入力
での信号が高いとき論理レベル１になり、それらの“リ
セット”入力へ供給される信号が低いかぎりその状態に
維持される。

信号ＵＰＡはパルスＱ１の間低く、その反転信号ＵＰＡ
は高く、信号ＯＲＱの付勢において、ゲートＮＡＩの２
つの入力は従って高く、そのため先に高かった出力信号
０ＮＡ１が低くなる。Ｒ１がまだ低いので、信号ＡｌＮ
Ａｌおよび従って０ＮＡＩもまたＯＲＱの消勢後、即ち
パルスＱｌ後も高いままである。結果として、先に高か
った信号ｌｌＮ７は論理レベル１になるクロック信号Ｃ
４によって低くなり、Ｃ４が論理レベル０へ戻るとき低
いままである。データ出力信号ＳＯＡのパルスｔ２は要
求される瞬間、即ちパルスＴ２の４クロツクサイクル前
に生成される。パルスＱ１の１クロツクサイクル後で、
論理レベル１はフリップフロップＮＯＩ／ＮＯ２の入力
Ｒ１に現われる。信号ｌＮＡｌはそれから低くなり、Ｕ
ＰＡがまだ高いので、ＮＡＩの出力０ＮＡ１は再び高く
なる。また信号１１Ｎ７は高くなるようにリセットされ
、信号発生器ＳＧは再びそのリセット状態にある。

信号ＯＲＱの次の付勢において、即ちパルスＱ２におい
て、ｌＮＡｌは高くなり０ＮＡ１は低くなる。その瞬間
において、ｌｌＮ７はクロック信号Ｃ４が低いので高い
ままである。パルスＱ２後に信号ＵＰＡの付勢ＵＷのた
め、信号ＯＮＡ　１は高くなる。結果として、信号ｌｌ
Ｎ７は高いままであり、信号ＳＯＡは期待されるように
パルスの発生において付勢されはしない。

信号ＵＰＡが低レベルへ戻るとき、論理レベル１が端子
Ｒ１へ供給されなかったのでｌＮＡｌはまだ高い。０Ａ
Ｎ１がそれから低くなり、Ｃ４が高いので、ｌｌＮ７は
２クロツクサイクルにわたって低くなる。信号ＳＯＡの
パルスｔ’３は従ってこの信号の予期されるパルスｔ３
の１クロツクサイクル後に現われる。要求されるように
、プロセッサＰＲの動作ＵＷは従ってライン回路ＬＣへ
のデータ出力動作前に実行される。

信号ＩＲＱのパルスＱ３は信号ｌＮＡ２が高くなるよう
にし、論理レベル１がフリップフロップＮＯ３／ＮＯ４
の端子Ｒ２へ供給されるまでその状態にとどまるように
する。そのとき低い信号ＵＰＡのため、信号０ＮＡ２は
高いままであり、同じことが信号ｌｌＮ１３について真
である。パルスＱ３後に、ＵＰＡは高くなるがｌｌＮ７
は低くなり、そのため０ＮＡ２および従ってｌｌＮ１３
もまた高いままであり、信号ＳＩＡはパルスｔ４に対応
する予期される瞬間に付勢されることはできない。パル
スＱ３後のクロックサイクルで、信号ｌｌＮ７、ＵＰＡ
およびｌＮＡ２は３つ全てが論理レベル１であり、その
ため信号０ＮＡ２はそれから低くなる。クロック信号Ｃ
４がそのとき高いので、信号ｌｌＮ１３は低くなり、１
クロツクサイクル中その状態にとどまる。同時に、信号
ＳＩＡは２分の１サイクルの間付勢される。これは信号
ＳＩＡの予期されるパルスｔ４の１クロツクサイクル後
に現われるパルスｔ’４を発生ずる。上述のように、１
クロツクサイクルのこの遅延はプロセッサＰＲの動作Ｕ
Ｗのためである。各信号ＵＰＡ、ＳＯＡおよびＳＩＡの
パルスＵＷ、ｔ’３およびＴ’　４の連続のため、装置
ＭＡＭの動作の優先度が尊重される。

信号ＩＲＱのパルスＱ３の２クロツクサイクル後で、論
理レベル１はその出力信号ｌＮＡ２がそれから論理レベ
ル０ヘリセツトされるフリップフロップＮＯ３／ＮＯ４
の端子Ｒ２上に出現する。

信号発生器ＳＧはそれからその休止状態へ戻される。

本発明の原理が特定の装置と関連して上述されたけれど
も、この記述は単に例示としてのみなされているもので
あり、本発明の技術的範囲を制限するものではないこと
が明らかに理解されるべきである。

【図面の簡単な説明】

第１図は、本発明に従って、制御回路ＣＣと関連するラ
ンダム　アクセス　メモリＲＡＭを含む多重アクセス装
置のブロック図を示す。第２図および第３図は第１図の制御回路ＣＣの制御論理
回路ＣＬＣにおいて使用された信号を示す。第４図はＣＬＣに含まれる信号発生器ＳＧの概略図であ
る。第５図は第４図の信号発生器ＳＧにおいて使用される信
号を示す。ＭＡＭ・・・多重アクセス装置、ＲＡＭ・・・ランダム
　アクセス　メモリ、ＰＲ・・・プロセッサ、ＤＢ・・
・データアドレスバス、ＡＢ・・・アドレスバス、ＣＣ
・・・制御回路、ＬＣ・・・ライン回路、Ｓｌ・・・入
力リンク、ＳＯ・・・出力リンク、ＭＤ・・・データマ
ルチプレクサ、ＭＡ・・・アドレスマルチプレクサ、Ｌ
Ｄ・・・データラッチ、ＰＩＳＯ・・・並列入力直列出
力およびラッチ回路、５ＩＰＯ・・・直列入力並列出力
およびラッチ回路、ＬＡ・・・アドレスラッチ、ＣＬＣ
・・・制御論理回路、５ＹＮＣ・・・シンクロナイザ。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）複数のステーションがデータの伝送のため結合さ
れる共通データ供給源を含む多重アクセス装置において
、それが更に、１以上のデータバッファ回路と、前記共通データ供給源と第１の前記ステーションを結合
する第１のデータ伝送回路と、前記共通データ供給源と前記データバッファ回路を結合
する１以上の第２のデータ伝送回路と、前記データバッ
ファ回路と第２の前記ステーションを結合し、予め決め
られた瞬間にデータを伝送するために使用される１以上
の第３のデータ伝送回路と、データ伝送のため前記第１のデータ伝送回路の使用を要
求するための第１の要求手段と、データの伝送のため前記第２のデータ伝送回路の使用を
要求するための第２の要求手段と、前記第１および第２
の要求手段が結合され、前記第２の要求手段の要求に対
する前記第１の要求手段の要求の優先を承認する優先回
路とを具備し、前記第２の要求手段が前記予め決められ
た瞬間の１つの次の発生前の期間に要求を実行し、この
期間は前記優先回路がこの期間中前記第２の要求手段に
よって実施される前記要求に対する優先の承認が可能で
あるような期間を有することを特徴とする多重アクセス
装置。
（２）前記共通データ供給源が複数の前記第２のステー
ションへ同じ複数の前記第２のデータ伝送回路、同じ複
数の前記データバッファ回路および同じ複数の前記第３
のデータ伝送回路を経て結合され、前記第２の要求手段
が前記予め定められた瞬間に関係する瞬間に前記第２の
データ伝送回路の各々の使用を要求できることを特徴と
する請求項１記載の多重アクセス装置。
（３）前記予め決められた瞬間が前記第２のデータ伝送
回路の各々のため別個の一定周波数を有することを特徴
とする請求項２記載の多重アクセス装置。
（４）前記優先回路が前記第１の要求手段の要求に対す
る最優先度を認め、またデータが第２のデータ送信回路
上に伝送される前記周波数の減少順における前記第２の
要求手段の要求に対する後続する優先を認めることを特
徴する請求項３記載の多重アクセス装置。
（５）前記第１の要求手段の要求が任意の瞬間に発生し
、一方前記第２の要求手段の要求が前記第２のデータ伝
送回路の前記予め決められた瞬間の前記一定の周波数と
同じ一定の周波数を有する瞬間に発生することを特徴と
する請求項３記載の多重アクセス装置。一定の周波数を有する瞬間で発生することを特徴とする
請求項３記載の多重アクセス装置。
（６）前記第１および第２のデータ伝送回路がマルチプ
レクス手段および共通データアクセス手段を経て前記共
通データ供給源へ結合される請求項１または２記載の多
重アクセス装置。
（７）前記共通データ供給源へ前記第１のデータ伝送回
路上を伝送されたデータの位置のアドレスを供給するた
めの第１のアドレス生成手段と、前記共通データ供給源
へ前記第２のデータ伝送回路上を伝送されたデータの位
置のアドレスを供給するための複数の第２のアドレス生
成手段と、アドレスバッファ回路と、前記第１のアドレス生成手段と前記共通データ供給源を
結合する第１のアドレス伝送回路と、前記複数の第２の
アドレス生成手段と前記アドレスバッファ回路とを結合
する第２のアドレス伝送回路と、前記アドレスバッファ回路と前記共通データ供給源とを
結合する第３のアドレス伝送回路とを具備し、前記第１乃至第３のアドレス伝送回路が前記第１または
第２のデータ伝送回路と同時に使用されることを特徴と
する請求項２記載の多重アクセス回路。
（８）前記第２のアドレス生成手段の１つによって生成
されたアドレスが前記第２のデータ伝送回路の対応する
１つの前記予め決められた瞬間の次の発生の前に前記ア
ドレスバッファ回路内に蓄積されることを特徴とする請
求項７記載の多重アクセス装置。
（９）前記第２のデータ伝送回路の１つを経て伝送され
たデータが連続アドレスを有する位置で前記共通データ
供給源に位置せしめられ、前記第２のアドレス手段の対
応するものが前記第２および第３のアドレス伝送回路を
経て前記共通のデータ供給源へこれらのデータの次の連
続アドレスを供給するカウンタを含むことを特徴とする
請求項７記載の多重アクセス装置。
（１０）前記第２のデータ伝送回路の１つ、前記データ
バッファ回路の１つおよび前記第３のデータ伝送回路の
１つが前記共通データ供給源から前記第２のステーショ
ンの１つへのデータの伝送のため使用され、前記第２の
データ伝送回路の別のもの、前記データバッファ回路の
別のものおよび前記第３のデータ伝送回路の別のものが
前記第２のステーションの別のものから前記共通データ
供給源への伝送のため使用され、前記第２のステーショ
ンの別のものが単独ステーションであることを特徴とす
る請求項２記載の多重アクセス装置。
（１１）前記共通データ供給源がランダムアクセスメモ
リによって構成されていることを特徴とする請求項１記
載の多重アクセス装置。