KR0145324B1

KR0145324B1 - 데이터 통신 어덥터 및 그것을 사용한 데이터통신 단말장치

Info

Publication number: KR0145324B1
Application number: KR1019900009687A
Authority: KR
Inventors: 시게오 구보기; 노리히꼬 스기모또; 순지 이나다; 가즈히사 이나다; 도모아끼 아오끼; 마사히로 우에노; 아스시 나까무라; 에이기 곤도오; 도시히꼬 도미나가
Original assignee: 미다 가쓰시게; 가부시기 가이샤 히다찌 세이사꾸쇼; 야마자끼 세이지; 히다찌 엔지니어링 가부시기 가이샤
Priority date: 1989-06-30
Filing date: 1990-06-29
Publication date: 1998-08-01
Also published as: EP0405545A2; US5682552A; DE69033679T2; KR910002177A; JPH0795766B2; DE69033679D1; EP0405545B1; EP0405545A3; JPH0334661A

Abstract

내용 없음

Description

데이터 통신 어덥터 및 그것을 사용한 데이터 통신 단말장치

제1a도는 본 발명의 데이터 통신 어덥터의 일실시예의 구성을 나타낸 블럭도.

제1b도는 제1a도의 데이터 통신 어덥터의 변형예를 나타낸 블럭도.

제2a도는 본 발명의 데이터 통신 단말장치의 일실시예의 구성을 나타낸 블럭도.

제2b도는 제2a도의 실시예의 변형예를 나타낸 요부 블럭도.

제3도는 패리티 체크 기능을 가지는 본 발명의 통신 데이터의 일예의 구성도.

제4도는 제3도의 패리티 체크 회로의 일예를 나타낸 구성도.

제5도는 제3도의 패리티 레지스터의 일예를 나타낸 구성도.

제6도는 제5도의 회로의 동작을 설명하기 위한 신호 파형의 타이밍 챠트.

제7도는 프레임 스테이터스 전송기능을 가지는 본 발명의 데이터 통신 단말장치의 일예를 나타낸 구성도.

제8a,8b도는 각각 송신·수신 프레임 스테이터스의 일예를 나타낸 도.

제9도는 제7도의 MAC RAM내의 프레임 스테이터스의 배열을 니타낸 도.

제10도는 시스템 인터페이스 RAM을 거쳐서 데이터 명령 수수를 행하는 데이터 통신 어덥터의 일예의 요부 구성도.

제11도는 제10도의 구성의 동작을 설명하기 위한 동작 플로우도.

제12도는 시스템 인터페이스 RAM을 거쳐 스테이터스 보고를 행하도록 한 데이터 통신 어덥터의 일예의 요부 구성도.

제13도는 제12도의 구성의 동작을 설명하기 위한 동작플로우도.

제14도는 LAN시스템의 구성예를 나타낸 도.

제15도는 OSI 참조 모델의 설명도.

제16도는 제14도의 데이터 통신 단말장치의 구성예를 나타낸 도.

제17a,17b도는 LAN시스템에 있어서 신호 전송로를 흐르는 데이터의 예를 나타낸 도.

제18도는 종래의 데이터 통신 단말장치의 구성예를 나타낸 도이다.

*도면의 주요부분에 대한 부호의 설명

1:신호전송로 2:호스트 프로세서 시스템부

5:데이터 통신 어덥터 4:호스트 프로세서

5:시스템 데이터/어드레스 6:버퍼 메모리

7:수신 FIFO 메모리 8:송신 FIFO 메모리

9,10:데이터 포맷 17:FIFO

17-1:시프트 레지스터 SI:직렬 인터페이스 장치

TCU:트렁크 커프링 유닛 30:데이터 통신 어덥터

50:RAM 51:CPU 전용 데이터버스

52:CPU 52-1:ROM

53:워크 RAM 54:타이머

55:레지스터 56:MAC RAM

59:송수신 제어부 61:버스 인터페이스

62,62-1,62-2:내부 호스트 데이터버스

66:제어/스테이터스 레지스터 65:DMA 제어회로

65-1:시스템 버스 제어회로 75,76,77:패리티 회로

78:P/S 변환회로 79:S/P 변환회로

80:부호화 회로 81:복호화 회로

82,85:출력버퍼 83,84:입력버퍼

86:셀렉터 회로 96:스테이터스 발생회로

97:OR 게이트 101:인버터

102:2입력 NAND

본 발명은 데이터 통신 시스템에 있어서의 디지탈·데이터 통신 장치에 관한 것으로, 특히 통신 전송로를 거쳐 단말이나 워크·스테이션 간에서 데이터의 송수신을 행하는데 적합한 데이터 통신 어덥터 및 그것을 사용한 데이터 통신 단말장치에 관한 것이다.

제14도는 토큰 링 LAN(Local Area Network) 시스템에 있어서의 데이터 통신 시스템이고, 신호전송로(1), 호스트 프로세서 시스템부(2) 및 데이터 통신 어덥터(3)로 구성되고 시스템부(2), 어덥터(3)로 데이터 통신 단말장치를 구성한다. 호스트 프로세서 시스템부(2)는 호스트 프로세서(4), 송수신 데이터 격납용 버퍼메모리(6) 및 데이터 통신 어덥터(3)와의 사이의 송수신 데이터의 전송 매체인 데이터/어드레스버스(5)를 포함하고 있다. 데이터 통신 어덥터(3)는 신호전송로(1)로부터 수신한 데이터가 데이터 통신 어덥터를 통하여 버퍼메모리(6)에 격납될 때에 수신데이터(9,10)를 일시 격납하는 수신 FIFO 메모리(7)와, 버퍼메모리(6)로부터 데이터 통신 어덥터(3)를 통하여 신호전송로(1)에 송신되는 송신 데이터를 일시 격납하는 송신 FIFO 메모리(8)를 포함하고 있다.

여기서, 수신 FIFO 메모리(7) 및 송신 FIFO 메모리(8)를 설치하는 이유에 대하여 설명한다. 수신 FIFO 메모리(7)는 직렬 송수신 제어부로부터 프레임·데이터를 수신할 때, 호스트 프로세서의 응답시간을 확보하기 위하여, 및 데이터 통신 어덥터가 어떤 프레임·데이터를 처리중에 다음의 프레임·데이터가 왔을 때의 일시 격납용으로서 설치된다.

송신 FIFO 메모리(8)는 신호전송로(1)와 시스템 데이터/어드레스버스(5)의 데이터 전송속도의 버퍼링에 설치되는 것이다. 즉 프레임 송신 전송속도와 버퍼메모리(6)로부터 송신 FIFO 메모리(8)에의 데이터 전송속도 완충용으로서 설치한다.

제15도는 OSI(Open System Interconnection) 참조 모델에 있어서의 상기한 데이터 통신 단말장치의 위치할당을 나타낸다. 데이터 링크층에 있어서의 LLC(Logical Link Control) 서브층은 논리적인 링크의 설정과 해방, 프레임의 재송제어, 프레임의 유량 제어등 스테이션간의 프레임 송수제어를 행한다. MAC(Medium Access Control) 서브층은 스테이션간의 매체 액세스 제어 및 전송로의 이상 검출등의 기능을 행한다. 데이터 통신 어덥터는 주로 MAC 서브층을 실현하는 것이다. 또한 호스트 프로세서 시스템부는 LLC층을 실현한다.

제16도는 하나의 스테이션의 구성예를 나타낸 것이고, 상기한 것과 동일 또는 동등물은 동일부호로 나타내고 있다. 스테이션은 호스트 프로세서(4), 버퍼메모리(6), 데이터 통신 어덥터(3), 직렬 인터페이스장치(SI), 트렁크·커프링·유닛(Trunk Coupling Unit)(TCU) 및 통신 전송로(1)등으로 이루어진다. 직렬 인터페이스장치(SI)는 PHY(Physical)층 기능을 실현하는 것으로서, 송수신 클럭의 동기화, 신호의 위상, 진폭보정, 통신로의 고장 검출등을 행한다. 트렁크 커프링 유닛(TCU)은 스테이션을 통신로에 삽입, 이탈시키는 릴레이 장치이다. 신호 SD는 예를 들면 송신, 수신데이터, 수신클럭, 자국발진클럭 및 인서트/바이패스 지시신호 등 SI제어신호로 이루어진다. 또한 제14도에서는 SI, TCU를 생략하고 있다.

데이터 통신 어덥터는 국제 표준 프로토콜을 만족하도록 구성된다. 국제 표준 프로토콜에 관해서는 국제표준화기구 ISO/TC 97/SC 6 N4477, 1987-02-12, 동 ISO/TC 97/SC 6 N4488, 1987-01-01, 및 로컬·에리어·네트워크·토큰링·미디어·액세스·메소오드 엔드 피지칼·레이어·스페시피케션스·코먼·레퍼런스·다큐멘트 C·I·R·C·A NOV.(Local Area Networks Token Ring Media Access Method and Physical Layer Specifications, Common Reference Document CIRCA, NOV)1988년, 제1페이지 내지 제30페이지 등에 기재되어 있다.

제17a,17b도는 신호전송로(1)를 흐르는 데이터 포맷(9,10)의 구성예이다. 토큰링(LAN)에 있어서는 토큰이라고 불리는 각 스테이션간에서 송신권을 중계하기 위한 제어 매체가 되는 데이터(26)(제17b도) 및 통상의 정보를 포함하는 프레임이라고 불리는 데이터(20)(제17a도)의 2종류의 데이터가 존재한다. 프레임(20)은 프레임의 선두를 나타내는 개시 구분문자(delimiter)(21) 프레임의 종류, 수신국 어드레스, 송신국 어드레스 등 프레임의 특징을 나타내는 제어필드(22), 프레임의 후미를 나타내는 종료 구분문자(24), 그것에 프레임의 수신국 어드레스가 존재했는가. 프레임이 수신 어드레스 국에서 복사되었는가의 정보를 포함하는 종료제어 필드(25) 및 정보필드(23)로 이루어진다. 토큰(26)은 개시 구분문자(27), 우선순위 비트나 예약 비트를 포함하는 제어필드(28), 그리고 종료 구분문자(29)로 이루어진다.

그런데, 상기한 데이터 통신 단말장치의 구성, 특히 호스트 프로세서·시스템부와 데이터 통신 어덥터의 구성은 예를 들면 USP 4,646,232, USP 4,777,591에서 논해지고 있다 이하 종래예에 관하여 설명한다.

제18도는 LAN용의 데이터 통신 단말장치의 종래예를 나타낸 것이다. 전체의 구성은 호스트 프로세서부(2), 데이터 통신 어덥터(3)로 이루어지고, 그 데이터 통신 어덥터(3)는 시스템 인터페이스(230), 메시지 프로세서(220), 프로토콜 처리장치(216)로 구성된다. 호스트 프로세서 시스템부(2)는 호스트 MPU(4), 버퍼메모리(6), 주변 I/O 장치(233) 및 그들을 서로 접속하는 메인 어드레스/데이터버스(234), 제어버스(235)로 이루어진다. 이들 버스(234,235)는 시스템버스(5)를 구성한다. 한편, 메시지프로세서(220)는 로컬 CPU(221), 범용 타이머(225), 버스중재(arbiter) 장치(226), 로컬 RAM(222) 및 이들을 서로 접속하는 로컬 어드레스/데이터버스(223), 로컬 제어버스(224)로 이루어진다. 이들 버스(223,224)는 로컬 CPU 전용 어드레스/데이터버스(51)를 구성한다. 또, 프로토콜 처리장치(216)는 멀티플렉서(239), 직렬/병렬 변환기(S/P 변환기)(217), 병렬/직렬 변환기(P/S 변환기)(238), 송신 FIFO(7), 수신 FIFO(8), 어드레스버스(228), 데이터버스(219) 및 로컬 ROM(227)으로 구성된다. 또한 버스(228,219)는 상기 버스(51)를 구성한다. 또 S/P, PS/ 변환기, 멀티플렉서(239), 링 인터페이스(215)는 직렬 송수신 제어부(59)를 구성한다. 또한 스테이션 중의 215는 링 인터페이스로서, 수신 입력신호(211)를 내부 처리용의 전압레벨로 변환하여 통신 루우프의 신호로부터 클럭신호(ØS)를 재생한다.

신호로(213)으로부터 입력되는 직렬데이터(수신데이터)는 S/P 변환기(217)에서 병렬 데이터로 변환된다. 상기 직렬데이터가 복사되어야 할 것일때는 입력된 데이터 바이트는 FIFO 버퍼(8)에 의하여 데이터버스(219)에 송출된다. 메시지프로세서(220)는 직접 메모리 액세스(DMA)에 의하여 입력데이터를 로컬 어드레스/데이터버스(223) 및 로컬 제어버스(224)를 거쳐 로컬 RAM(222)에 전송한다. 또한 메시지프로세서(220)의 로컬 CPU(221)에 관한 프로그램은 로컬 ROM(227)에 기억되어 있고, 이 로컬 ROM(227)은 로컬 어드레스/데이터버스(223)의 연장인 어드레스버스(228) 및 데이터버스(219)에 의하여 액세스된다. 다음에 로컬 RAM(222)에 복사된 입력데이터는 시스템 인터페이스(230)를 거쳐 DMA에 의하여 호스트 프로세서장치(212)내 버퍼메모리(6)에 전송된다.

송신 동작을 아래에 설명한다. 버퍼메모리(6)내의 메시지프레임은 시스템 인터페이스(230) 및 로컬 어드레스/데이터버스(223)를 거쳐 DMA에 의하여 로컬 RAM(222)에 복사된다. 프로토콜 처리장치(216)가 프리토큰의 수신을 확인하면, 프로토콜 처리장치내의 제어기는 DMA에 의하여 로컬 RAM(222)으로부터 로컬·어드레스/데이터버스(223), 데이터버스(219) 및 FIFO(7)를 거쳐 프레임의 전송을 개시하고, 이 FIFO(7)로부터의 데이터는 P/S 변환기(238)에 의하여 직렬화되고, 멀티플렉서(239)를 거쳐 출력선(214')에 인도된다.

이상의 설명으로부터 명백한 바와 같이, 종래의 구성에 있어서는 공통의 CPU 전용 어드레스/데이터버스(51)(로컬·어드레스/데이터버스(223,224) 및 데이터버스(219), 어드레스버스(228))에 프로토콜 처리장치(216), 시스템·인터페이스(230), 로컬 CPU(221)의 3개의 버스 마스터가 접속되어 있기 때문에, 각 버스 마스터 사이에서의 버스(51)의 사용 전유권 획득을 조정하기 위한 버스 아비터(버스 중재장치)(226)가 필요하다.

즉, 종래에 있어서는 버스 마스터의 하나가 버스(51)를 사용하여 제어하고 있는 사이에 더 높은 우선권인 버스 마스터가 버스(51)의 사용을 요구하는 경우가 있다. 예를 들면, 시스템·인터페이스(230)가 제어하고 있는 동안(예를 들면, 입력 메시지를 메인메모리(232)로부터 로컬 RAM(222)에 DMA 전송중), 프로토콜 처리장치(216)가 수신데이터를 로컬 RAM(222)에 DMA 전송하는 요구를 발생하였을 경우에 상당한다. 이 경우에는 버스중재장치(226)에 의한 버스(51)의 사용시의 조정이 필요하였다.

즉 호스트 프로세서 시스템부에서 생성, 해석하는 프레임(LLC 프레임) 데이터는 버퍼메모리(6), 송수신 FIFO, 로컬 RAM(222)의 사이에서 버스(51)를 거쳐 DMA 전송되고, 한편 데이터 통신 어덥터(3)에 의하여 생성, 해석하는 프레임(MAC 프레임)데이터는 로컬 CPU(221), 송수신 FIFO, 로컬 RAM간에서 버스(51)를 거쳐 DMA 전송되고 있었다. 이와 같이 종래장치에서는 데이터의 송수신시에 송수신 FIFO(7,8)와 로컬 RAM(222)과, 버퍼메모리(6)와의 사이에서 데이터 전송을 하는 동안에 버스(51)를 계속 전용하기 때문에 다른 처리는 곤란해지므로 데이터 통신 어덥터내의 CPU 장치, 즉 로컬 CPU(221)의 처리능력이 떨어지는 경향이 있었다. 또, 호스트 프로세서 시스템부로부터 제어 파라미터나 초기설정 파라미터를 그 데이터 통신 어덥터에 설정할 때도 버스(51)를 점유하게 되어, 로컬 CPU(221)의 처리능력을 저하시키는 하나의 요인이 되고 있었다. 또 버스 중재장치(226)가 필요하게 되어, 버스(51)를 점유하는 버스마스터가 변할 때의 버스중재 시간이 오버헤드 시간이 됨과 동시에, 버스중재의 제어논리가 복잡해지는 경향이 있었다.

본 발명의 목적은 송수신 프레임의 처리능력이 높고, 또 호스트 프로세서에서 해석해야 할 수신 프레임에 대해서도 데이터 통신 어덥터내의 CPU 장치의 처리능률을 저하시키지 않는 데이터 통신 어덥터 및 데이터 통신 단말장치를 제공하는데 있다.

본 발명의 다른 목적은 호스트 프로세서로부터 용이하게, 효율좋게 데이터 통신 어덥터를 액세스, 제어할 수 있고, 또 데이터 통신 어덥터로부터 호스트 프로세서에 효율적으로 신속하게 보고가 가능한 인터페이스 유닛을 가지는 데이터 통신 어덥터를 제공하는데 있다.

본 발명의 다른 목적은 프레임 스테이터스 보고 유닛, 패리티.체크 기능 유닛등에 의하여 고신뢰화를 도모한 데이터 통신 어덥터 및 데이터 통신 단말장치를 실현하는데 있다.

본 발명의 또다른 목적은 호스트 프로세서와의 범용적 인터페이스를 실현하는 반도체 집적회로장치(LSI)에 적합한 데이터 통신 어덥터 및 데이터 통신 단말장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 있어서는 데이터 통신 어덥터내에 CPU 전용버스(51)와 별도로 새로이 내부 호스트버스(62)를 설치하고, 호스트 프로세서에서 생성, 해석되는 송수신 데이터는 내부 호스트버스, 버스 인터페이스, 시스템 데이터 버스를 거쳐 송신 메모리 또는 수신메모리와 버퍼메모리와의 사이에서 전송되도록 구성하였다.

또, 호스트 프로세서에서 해석되어야 할 수신 데이터 전용의 수신메모리(호스트용 수신 메모리)와 CPU에서 해석해야 할 수신데이터 전용의 수신메모리(CPU용 수신메모리)를 각각 설치하고, CPU에서 해석되어야 할 수신데이터는 송수신 제어부로부터 CPU용 메모리(56)에 일단 전송되고 그후 CPU에 의하여 CPU 전용버스를 거쳐 CPU에 의하여 독출되도록 하고, 호스트 프로세서에서 해석되어야 할 수신데이터는 호스트용 수신 메모리(17)에 일단 스토어되고, 호스트 프로세서로부터 내부호스트 버스, 버스 인터페이스를 거쳐 독출되도록 구성했다.

또, CPU 전용버스(51)와 시스템버스(5)는 분리되고, 버스 인터페이스와 CPU 전용버스를 거쳐 호스트 프로세서와 데이터 통신 어덥터간에서 데이터의 수수를 행하여 호스트 프로세서로부터 어덥터 액세스 가능하게 하는 중계 유닛(레지스터 55)을 설치했다. 따라서 호스트 프로세서에 의한 데이터처리 및 프레임의 송수신에 있어서는 CPU 장치의 개재는 최저감의 정도로 억제되고 있고, 즉 상기 프레임 처리를 위한 CPU 전용버스의 점유율은 낮게 억제되기 때문에 MAC층 제어의 CPU 장치 본래의 처리능력의 저하를 방지한다.

또, CPU 전용버스상의 버스마스터는 CPU 장치뿐이고, 버스 중재장치를 필요로 하지 않으므로 복잡한 제어가 불필요하고, 또 데이터 전송효율이 높다.

또, 버스 인터페이스와 CPU 전용버스를 거쳐 호스트 프로세서와 데이터 통신 어덥터에서 데이터 수수가 행해지고 서로 액세스 가능하게 하는 별도의 중계 유닛을 설치해도 좋다.

수신 데이터에 대한 고신뢰성화를 도모하기 위해서는 데이터 통신 어덥터에 있어서, 송신제어부(59)에 패리티 비트를 생성하여 수신 데이터에 부가하는 유닛(77-2)을 설치하고, 버스 인터페이스(61)에 호스트용 수신메모리(17)로부터 독출되어 내부 호스트버스(62)를 거쳐 입력된 패리티 비트를 부가시킨 수신데이터에 대하여 패리티 체크를 행하는 유닛(75-1)을 설치하고, 데이터 통신 어덥터(30)에는 다시 CPU용 수신메모리(56)로부터 독출되어 CPU 전용 버스를 거쳐 입력된 패리티 비트가 부가된 수신 데이터에 대하여 패리티 체크를 행하는 유닛(76-1)을 설치했다.

마찬가지로 발신 데이터에 대한 고신뢰성화를 도모하기 위하여 데이터 통신 어덥터는 다시 패리티 비트를 생성하여 CPU에서 생성되어 송신 메모리(33)에 입력되는 송신 데이터에 부가하는 수단(76-2)을 가지고, 버스 인터페이스에 호스트로부터의 패리티 비트가 부가된 프레임 데이터에 대하여 패리티 체크를 행하고, 내부호스트 버스를 거쳐 송신 메모리에 입력하는 유닛(75-1)을 설치하고, 송수신 제어부에 송신 메모리로부터 독출된 송신 데이터에 대하여 패리티 체크를 행하는 유닛(77-1)을 설치했다.

또, 데이터 통신 어덥터는 프레임 스테이터스의 호스트 프로세서, CPU에의 신속한 보고를 위하여 다시 송수신 제어부에서 수신된 수신 데이터중 CPU에서 해석되는 제1의 프레임 데이터에 의거하여 제1의 프레임 스테이터스를 생성함과 동시에 호스트 프로세서에서 해석되는 제2의 프레임 데이터에 의거하여 제2의 프레임 스테이터스를 생성하는 유닛(120)과 제1의 프레임 스테이터스를 제1의 프레임 데이터와 함께 CPU용 수신 메모리(56)에 스토어하는 유닛(56-1,123-125)과, 제2의 프레임 스테이터스를 제2의 프레임 데이터와 함께 호스트용 수신메모리, 내부호스트버스(62), 버스 인터페이스(61)를 거쳐 호스트 프로세서 유닛에 전송하는 유닛(65,121)을 갖도록 하였다.

이에 의하여 호스트 프로세서 및 CPU 장치는 에러발생의 상황, 요인을 확실하게 또 신속하게 파악할 수 있는 적절한 처리를 행할 수가 있다.

이하 본 발명에 의한 데이터 통신 어덥터 및 그것을 사용한 데이터 통신 단말장치의 실시예를 첨부 도면을 참조하여 설명한다.

제1a도는 본 발명에 의한 데이터 통신 어덥터의 구성도, 제2a도는 제1a도의 데이터 통신 어덥터를 사용한 본 발명에 의한 디지탈.데이터 통신 단말장치의 일실시예를 나타낸 것이다. 또한, 제2a도에 있어서는 제1a도의 버스 인터페이스(61), 분주회로는 생략되어 있으나, 각각의 데이터 통신 어덥터는 실질적으로 동일 구성인 것으로 한다. 또한 상기한 것과 동일 또는 동등한 기능을 가지는 것에 대해서는 동일부호로 나타낸다. 이후, 이 원칙에 따르는 것으로 한다. 제2a도에 있어서 디지탈.데이터 통신 단말장치는 데이터 처리장치, 예를 들면 호스트 프로세서(4), 메모리 예를 들면 버퍼메모리(6)를 가지는 호스트 프로세서 시스템부(2)와, 데이터 통신 어덥터(30)를 가진다. 데이터 처리장치 예를 들면 CPU(52), 그 CPU(52)를 제어하는 마이크로프로그램을 격납하는 메모리 예를 들면 ROM(52-1), 메모리 예를 들면 워크 RAM(53), 데이터 통신 어덥터 내에서 해석되는 수신 프레임 데이터 격납용 메모리 예를 들면 RAM(수신 MAC RAM)(56), 제어/스테이터스 레지스터(66), 타이머(54) 및 상기 RAM, 레지스터류를 그 CPU에서 독출 기입 액세스하기 위한 CPU 전용 데이터/어드레스버스(51)는 전용 프로세서부를 구성한다. MAC RAM(56)은 2개의 MAC RAM 즉 MAC RAMO, MAC RAM1을 가진다.

CPU 전용 데이터/어드레스버스(51) 및 시스템 데이터/어드레스버스(5)와 버스 인터페이스(61)(제2도에서는 생략)와 제어/명령 메모리 예를 들면 레지스터(55) 및 인터페이스 메모리 예를 들면 RAM(50)은 인터페이스부를 구성한다.

송신 FIFO(33), FIFO 제어회로(33-1) 및 그 버퍼메모리(6)내의 송신 데이터를 시스템 데이터/어드레스버스(5)와 내부 호스트 데이터버스(62,62-2)를 거쳐 그 송신 FIFO(33)에 전송하는 DMA 제어회로(65)는 송신 병렬·데이터 처리장치부를 구성한다.

수신 LLC 프레임용 메모리, 예를 들면 FIFO(17), FIFO 제어회로(33-1), 시프트 레지스터(17-1), 그 수신 FIFO(17)의 출력을 내부 호스트 데이터버스(62,62-1)와 시스템 데이터버스(5)를 거쳐 그 버퍼메모리(6)에 전송하는 DMA 제어회로(65), 시스템 버스회로(65-1) 및 그 시프트 레지스터(17-1)의 출력을 수신 MAC RAM(56)에 전송하는 DMA 제어회로(56-1)는 수신 병렬 데이터 처리부를 구성한다.

직렬 송수신 제어부(59)는 직렬 송수신 데이터를 취급하며 송수신 데이터의 변조, 복조, 어드레스 체크, 토큰 제어, FCS(Frame Check Sequence)의 생성과 체크, PHY층에 있어서의 장해의 검출과 그 회복등의 기능을 가진다.

상기한 시스템 인터페이스부, 송신 병렬 데이터처리부, 수신 병렬 데이터처리부 및 직렬 송수신 제어부(59)는 데이터 통신 어덥터(3)를 구성한다.

다음에 동작에 대하여 설명한다. 프레임에는 호스트 MPU(4)에서 생성, 해석되는 프레임(LLC 프레임이라고 부른다)와 데이터 통신 어덥터(3)내에서 생성, 해석되는 프레임(MAC 프레임이라 함)의 2종류가 있다. LLC 프레임의 송신에 있어서는 먼저 호스트 MAP(4)는 송신 기동 명령을 제어/명령 레지스터(55)에 기입하고, 이에 의하여 CPU(52)에 송신수속을 실행시킨다. 송신 LLC 프레임 데이터는 시스템 어드레스/데이터버스(5), 내부 호스트 데이터버스(62)를 거쳐 버퍼메모리(6)로부터 송신 FIFO(33)에 DMA 전송되고, 다시 직렬 송수신 제어부(59)를 경유하여 통신 전송로(1)에 출력된다.

MAC 프레임의 송신은 CPU장치(52)가 마이크로 프로그램 제어에 의하여 송신 FIFO(33)에 CPU 전용 데이터버스(51)를 거쳐 송신 데이터를 기입하여 실행된다. 또한 FIFO(33)는 입력 데이터와 통신전송로 출력데이터(송신 프레임)의 전송속도 완충용으로서 일시기억을 행하는데 사용한다.

송신 FIFO(33)는 예를 들면 임시 레지스터, FIFO 메모리, 직렬부 인터페이스, CPU 인터페이스부로 구성되고, 상기 송신 데이터는 그 임시 레지스터에 기입된다. 프레임 데이터의 개시와 종료를 송신 FIFO에 알리기 위하여 그 임시 레지스터에 송신 프레임 데이터와 함께 개시비트, 종료비트를 기입한다.

수신 LLC 프레임 데이터는 수신 FIFO(17)로부터 버퍼메모리(6)에 시스템 데이터버스(5), 내부호스트 데이터버스(62)를 거쳐 DMA 전송된다. 수신 MAC 프레임 데이터는 시프트 레지스터(17-1)를 통과한 후 DMA 제어회로(56-1)에 의하여 2개의 수신 MAC RAM(56)(MAC RAMO, MAC RAM1)중 어느 한쪽에 DMA 전송된다. 수신 MAC RAM(56)에의 전송이 종료되면, 개입중단수단(도시생략)에 의하여 이 사실을 CPU(52)에 보고하고, CPU(52)는 CPU전용 데이터/어드레스버스(51)를 거쳐 수신 MAC RAM(56)을 읽는다.

이상의 구성으로부터 명백한 바와 같이, 인터페이스 RAM(50)을 거쳐 호스트 프로세서 시스템부와 CPU(52)와의 사이에서 스테이터스, 파라미터의 수수를 행하도록 하고 있다. 따라서 서로 액세스 가능하게 되어 있다. 또 제어/명령 레지스터(55)를 거쳐 호스트 프로세서·시스템부로부터 데이터 통신 어덥터(3)를 액세스, 제어하도록 하고 있다. 이와 같이 하여 CPU 전용 데이터/어드레스버스(51)와 시스템 데이터/어드레스버스(5)를 분리하였다.

따라서 인터페이스 RAM(50), 명령/제어 레지스터(55)를 거쳐 호스트 프로세서와 MPU장치(52) 사이에서 데이터의 수수가 행해지므로 CPU(52)의 버스 점유율의 저하가 방지된다.

또한, 호스트 프로세서·시스템에서 생성, 해석되는 프레임(LLC 프레임) 데이터는 송신, 수신 FIFO(17,33)와 버퍼메모리(6)와의 사이에서, 버스(51)와는 별도로 설치된 내부 호스트 버스(62), 시스템버스(5)를 거쳐 DMA 전송하도록 구성되어 있다.

또, 데이터 통신 어덥터(CPU 52)에 의하여 생성, 해석해야 할 프레임(MAC 프레임) 데이터는 송신의 경우 CPU(52)로부터 CPU 전용 데이터/어드레스버스(51)를 거쳐 송신 FIFO(33)에 전송하고, 수신의 경우 수신 FIFO(17)의 출력(또는 시프트 레지스터(17-1)의 출력측 수신데이터)를 전용버스(64)를 경유하여 수신 MAC RAM에 DMA 전송하도록 구성되어 있다.

따라서, 호스트 프로세서 시스템부에서의 처리 및 LLC 프레임의 송수신에 있어서는 CPU(52)의 개재는 최저감의 정도로 억제되어 즉 CPU 전용버스(51)의 상기 프레임 처리를 위한 점유율은 낮게 억제되어 있기 때문에, MAC층 제어라는 CPU(52) 본래의 처리능력을 저하시키지 않는다.

또, CPU 전용버스(51)상의 버스 마스터는 CPU(52)뿐이고, 버스 중재장치를 필요로 하지 않으므로, 복잡한 제어가 불필요하고, 또 데이터 전송률이 높다.

또 MAC층, LLC층의 서포트(support) 기능은 서로 독립된 구성으로 되어 있어, 이 데이터 통신 어덥터는 호스트 프로세서와의 범용적 인터페이스를 실현할 수가 있다.

또한, 제1b도에 나타낸 바와 같이, 제1a도에 있어서 인터페이스 RAM(50)과 인터페이스(61)간의 버스를 삭제하고, 인터페이스 RMA(50)을 RAM(50-1)로 하고, 그 RAM(50-1)을 버스(51)를 거쳐 데이터의 수수를 행하도록 해도 좋다.

본 실시예에서는 제2a도에 나타낸 바와 같이, 수신 FIFO부는 수신 FIFO(17)와 시프트 레지스터(17-1)로 이루어지고, 그 시프트 레지스터(17-1)에 수신데이터가 전송되고 있는 동안, 그 수신 프레임을 메모리 버퍼(6)에 또는 수신 MAC RAM(56)에 전송할 것인가 여부를 판정하는 시간 및 프레임 스테이터스(직렬 송수신 제어부(59)내에서 생성됨)를 생성하는 시간을 확보할 수가 있다. 따라서 수신 데이터는 상기 판정후 및 프레임 스테이터스 생성후 FIFO(17)에 입력되므로, FIFO 제어가 간단하다. 또 MAC RAM을 2개 구비하고 있으므로, 수신 MAC 프레임 2개의 연속수신이 가능하고, 수신 프레임의 처리능력이 높은 특징을 가진다.

또, 이 데이터 통신 어덥터(3)는 ROM(52-1)을 탑재하고 있어 CPU(52)는 마이크로프로그램 제어로 작동하고, 또 여러가지의 호스트 프로세서와의 인터페이스을 범용화할 수 있으므로 반도체 집적회로장치(LSI)화에 적합한 구조로 되어 있다.

또, 수신 FIFO부에는 반드시 시프트 레지스터(17-1)를 포함시키는 일은 없고, 통상의 FIFO 메모리(17)만으로 구성해도 좋다는 것은 명백하다. 이 경우 FIFO의 출력을 내부 호스트 버스이거나, CPU 전용버스에 송출할 것인가의 선택 송출유닛을 필요로 한다.

제2b도는 그와 같은 구성을 한 데이터 통신 어덥터(30)의 요부구성도이고, 선택 송출 유닛으로서 예를 들면 멀티플렉서(17-2)를 설치하여, 멀티플렉서(172)에의 버스 선택신호(17-3)를 직렬 송수신 제어부(59)에서 생성한다. 버스 선택신호(17-3)는 수신 프레임의 제어 필드의 데이터를 디코드하여 생성한다. 수신 FIFO(17)의 출력 데이터는 멀티플렉서(17-2)를 거쳐 내부 호스트버스(62-1)이거나 또는 전용버스(64-2)를 거쳐 MAC RAM(56)에 전송된다. 멀티플렉서의 출력 데이터는 버스 선택신호(17-3)가 예를 들면 H레벨일 때(수신 프레임이 외부 시스템 처리 프레임인 경우)는 내부 호스트 버스(62-1)측에, 예를 들면 L레벨일 때(수신 프레임이 내부 시스템 처리 프레임인 경우)는 전용버스(64-1)측에 전송된다.

다음에 제2a도의 실시예에 패리티 체크 선택을 부가한 데이터 통신 어덥터의 일실시예를 제3도에 나타낸다. 제3도의 기본 구성은 제2a도와 동일하므로 본 실시예의 주제에 직접 관계가 없는 곳은 생략하고, 상기한 실시예와 다른점을 중심적으로 설명한다.

본 실시예에서는 각각 하이바이트측, 로우바이트측 데이터를 격납하는 2개의 시스템 인터페이스 RAM(50-1,50-2), 송신 FIFO(33)와 임시레지스터(33-1)로 이루어진 송신 FIFO부가 설치되어 패리티 비트생성, 체크회로를 포함하는 패리티회로(75,76,77), P/S 변환기(78), S/P 변환기(79), 부호화 회로(80), 복호화회로(81) 및 셀렉터회로(86∼95), 입력버퍼회로(83,84), 출력버퍼회로(82,85)가 새롭게 추가되어 있다. 도면중 P는 패리티를 나타낸다. 프레임에 부가된 패리티 비트는 프레임과 함께 레지스터(17-1), FIFO(17), MAC RAM(56), FIFO(33), 레지스터(33-1), RAM(50,53)에서 각각 스토어(store)된다.

이 실시예에서는 CPU 전용 데이터버스(51)는 CPU 리이드 데이터버스(51-1)와 CPU 라이트 데이터버스(51-2)의 2버스 구성으로 이루어져 있고, 내부 호스트버스(62)도 호스트 리이드 데이터버스(62-1)와 호스트 라이트 데이터버스(62-2)로 이루어져 있다. 또한 리이드 라이트 공통버스방식에 대해서도 본 발명의 주제는 적용할 수 있음은 이하의 설명으로부터 명백해질 것이다.

패리티 체크기능은 다음의 구성으로 실현된다.

CPU 리이드 데이터버스(51-1)의 데이터용 패리티 체크회로(76-1), CPU 라이트 데이터버스(51-2)의 데이터용 패리티 생성회로(76-2)는 패리티 B회로(76)로 내부호스트 리이드 데이터버스(62-1)의 데이터용 패리티 생성회로(75-2), 내부 호스트 라이트 데이터버스(62-2)의 데이터용 패리티 체크회로(75-1)는 패리티 A회로(75)로, 내부 송신데이터용 패리티 체크회로(77-1), 내부 수신데이터용 패리티 생성회로(77-2)는 패리티 C회로(77)로 표시되어 있다. 호스트 프로세서 시스템부(2)에서 부가된 패리티 비트를 포함한 LLC 송신데이터는 패리티 A회로(75)의 패리티 체크회로(75-1)에서 패리티 체크된 후 FIFO(33)를 거쳐 P/S 변환기(78)의 출력측(또는 입력측)에 있어서 패리티 C회로(77)의 패리티 체크회로(77-1)에서 패리티 체크된다. MAC 송신 데이터는 패리티 B회로(76)의 패리티 비트 생성회로(76-2)에서 생성된 패리티 비트(72)와 함께 셀렉터(33-3)를 거쳐 임시 레지스터(33-2)에 기입되고, 임시 레지스터(33-2), 송신 FIFO(33) 경과후 상기와 동일하게 패리티 C회로(77)의 패리티 체크회로(77-1)에서 패리티 체크된다.

LLC 수신데이터는 S/P 변환기(79)의 입력측(또는 출력측)에서 패리티 C회로의 패리티 생성회로(77-2)에 의하여 생성된 패리티 비트가 부가되고, 수신데이터는 시프트 레지스터(17-1), 수신 FIFO(17)를 거쳐, 그 패리티 비트는 다시 신호경로(74)를 거쳐 패리티 A회로의 패리티 체크회로(75-1)에 입력되어 패리티 체크된다. 호스트 버스(62-1)상의 수신 데이터는 출력버퍼(85), 입력버퍼를 경유하여 패리티 A회로(75)의 패리티 체크회로(75-1)에 입력된다. 수신 MAC 프레임 데이터 및 상기와 동일하게 생성된 패리티 비트는 수신 MAC RAM0(56-2-1), MAC RAM1(56-2-2)에 격납된 후 CPU에 의하여 판독될때 각각 CPU 리이드버스(51-1), 신호경로(96)를 거쳐 패리티 B회로(76)의 패리티 체크회로(76-1)에 입력되어 패리티 체크된다.

다음에, 시스템버스(5)로부터 데이터 통신 어덥터 내부의 RAM, 레지스터를 액세스할 때의 패리티 체크의 동작에 대하여 설명한다. 단, 이후 데이터 버스는 간략화하기 위하여 단지 버스라고 기재하기로 한다.

시스템버스(5)로부터의 라이트 데이터(D₀∼D₁₅) 및 어퍼 바이트 데이터, 로우 바이트 데이터의 패리티비트(PH), (PL)는 각각 입력 버퍼(84,83)을 거쳐 입력되고, 패리티 A회로(75)의 패리티 체크회로(75-1)에서 패리티 체크된 후, 시스템 인터페이스 RAM(50-1,50-2) 또는 워크 RAM(53), MAC RAM(56-2-1,56-2-2)에 기입된다. 또한 워크 RAM(53), MAC RAM(56-2-1,56-2-2)은 호스트 MPU로부터 반드시 기입될 필요는 없고, 이 실시예에서는 데이터 통신 어덥터의 진단을 위하여 기입 가능하게 하고 있다. 호스트 MPU에 의한 판독시, 상기 RAM에 격납되어 있는 패리티 비트는 신호경로(70), 셀렉터회로(91), 출력버퍼(82)를 거쳐 신호(PH, PL)로서 리이드 데이터(D₀∼D₁₆)와 동일 타이밍에서 출력된다. LLC 수신프레임 데이터의 경우는 패리티 A회로(75)의 패리티 생성회로(75-2)에서 새롭게 패리티 비트가 생성되어 PH, PL 신호로서 출력된다.

여기서, PH, PL은 각각 하이 바이트, 로우 바이트측의 패리티 신호이며, 상기한 바와 같이 호스트 프로세서측에서 생성 또는 통신 어덥터 내에서 생성된다.

96은 패리티 에러가 발생했을 때의 요인을 세트하는 스테이터스 발생회로, 97은 OR 게이트이다. 본 실시예에서는 스테이터스는 호스트 프로세서로부터 내부 RAM을 액세스할 때 생성되는 칩셀렉트(CS) 신호의 OR 논리 출력으로 세트된다. 스테이터스 발생회로에 입력되는 에러요인은 패리티 A회로(75), 패리티 C회로(77)의 것도 포함된다(도시생략).

패리티 체크회로(75-1)의 예를 제4도에 나타낸다. 본 회로는 입력이 일치하면 1, 일치하지 않으면 0을 출력한다. 배타적 OR 게이트(100), 2입력 NAND 게이트(102,103), 인버터 게이트(101)로 구성된다. 하이 바이트 데이터(PHDi, 15-8)(내부 호스트 라이트 버스(62-2)의 데이터)와 PH, 로우바이트 데이터(PHDi 7∼0)(상기와 동일)와 PL의 패리티 체크 결과는 각각 노드(104,105)에 나타난다. 즉, 패리티 비트를 넣은 9비트의 데이터에 있어서, EVEN 패리티 성립시는 '1, ODD 패리티 성립시는 0이 된다. 노드(106,107)의 신호는 패리티 모드신호 PRTMD=1(EVEN) 패리티 모드)인 때는 EVEN 패리티 에러시에 함께 1이 되고, PRTMD=0(ODD 패리티 모드)일 때는 ODD 패리티 에러시에 함께 1이 되고, 데이터 스트로브 신호

,

가 0의 타이밍에서 패리티 에러신호(PRTERR, PRTERRN)가 출력된다. 단 PRTERRN 신호는 패리티 인에이블 신호(PRTENB)의 논리치에 의하여 인에이블/디스에이블화 된다.

본 실시예에서는 PRTENB 신호, PRTMD 신호를 호스트 MPU로부터 액세스 가능한 레지스터의 출력으로 함으로써, 패리티·인에이블/디스에이블·모드 및 ODD/EVEN 패리티 모드를 임의로 설정할 수 있으므로 데이터 통신 어덥터는 범용성이 풍부하고 LSI화에 우수하다.

제5도는 스테이터스 발생회로(패리티 에러 레지스터)의 일실시예를 나타낸 것이다. 본 회로는 D형 래치회로(110a∼110e), AND 게이트(111a∼115a, 111b∼115b) 및 OR 게이트(116)로 이루어진다.

PRTERR은 여러가지의 패리티 에러요인의 OR 논리출력이다. AND 게이트(111a∼113a)의 입력에는 호스트 라이트 인에이블 신호(WE)와 PRETNB 신호가 공통으로 연결되어 있다. 또, 상기 3개의 AND 게이트에는 각각 시스템 인터페이스 RAM(50)의 CS 신호(SMPU), 명령 레지스터(55)의 CS 신호(HAO) 및 제어 레지스터(55)의 CS 신호(HA2)가 접속되어 있다. 호스트 MPU(4)가 상기 RAM(50), 레지스터(55)중 하나를 액세스 했을 경우 패리티 에러가 발생하면(PRTERR=1), 칩셀렉트된 상기 RAM, 레지스터의 하나에 상당하는 래치회로가 세트되어 대응하는 패리티 스테이터스(PRTY 5∼7)의 어느 하나가 1이 된다.

또 AND 게이트(114a,115a)는 PRENB=1일때, 각각 송신 DMA 패리티 에러세트 신호 TXPSET=1, 수신 DMA 패리티 에러세트신호 RXPSET=1의 타이밍에서 PRTERR 신호를 각각 래치회로(110d,110e)에 래치한다. 패리티 에러 스테이터스(PRTY 3∼7)에 대한 OR 게이트(116)의 논리출력(CiR1)은 CPU(52)에의 개입중단신호가 된다. 개입중단을 받은 후 CPU(52)가 본 패리티 에러 레지스터를 판독하면, 어떤 개소(요인)에서 패리티 에러가 발생했는가를 알 수 있다. 이것은 이상이 발생했을 경우의 에러 해석, 처치에 대단히 유효하다. 특히, 이 스테이터스를 호스트 프로세서 시스템부에 보고하여 호스트 프로세서 시스템부에 이상에 대한 회복처리, 대책을 기다릴 수가 있다(패리티 보고에 대해서는 후술한다). 또한 상기 래치회로의 리세트는 CPU(52)로부터 CPU 라이트 버스의 데이터(CRD 3∼7)를 거쳐 1을 기입함으로써 행해진다. PRTSEL, WB, CMCK는 각각 패리티 에러 레지스터의 CS 신호, 라이트 인에이블 신호, 라이트 스트로브 신호이고, 어덥터(30)내에서 생성되는 신호이다.

호스트 MPU에 의한 상기 패리티 에러 레지스터를 세트할때의 타임챠트를 제6도에 나타낸다. 이 타이밍시에는 동시에 제어/명령 레지스터(55)나 RAM(50)에 데이터를 기입하고 있으나, 이들 레지스터나 RAM의 라이트 클럭은 WE와 PRTERRN과의 논리에 따라 형성된다. 패리티 에러가 발생했을 때는 PRTERRN=0가 되므로 레지스터의 라이트 클럭은 발생되지 않고, 패리티 에러시에 데이터가 기입되는 일은 없다.

이상의 설명으로부터 패리티 에러 발생시에 DMA 전송을 정지하는 실시예는 용이하게 생략할 수가 있다. 상기한 바와 같이, CPU(52)는 개입중단신호(CiR1)를 검지한 후, 그 패리티 에러 레지스터를 리이드하므로써, DMA전송시의 패리티 에러(PRTY3 또는 PRTY4=1)를 검지할 수 있다.

그 다음, CPU(52)는 CPU 전용 라이트버스(51-2)를 통하여 DMA 제어회로(65)에 DMA 정지명령코드를 기입하고, 그 DMA 제어회로(65)는 그 코드를 디코드하여 DMA 동작을 정지하도록 하면 된다.

이상과 같이, 패리티 체크기능은 시스템버스(5) 및 CPU 전용 데이터버스(51)로부터의 송신 패리티 비트를 포함하는 송신 데이터용의 패리티 체크회로를 버스 인터페이스(61)내(내부 호스트 버스(62)상), 송신 FIFO(33)의 출력버스(63)상에 설치하고, 수신 데이터용의 패리티 생성회로를 직렬 송수신 제어부(59)의 수신 데이터 출력버스(64)상에, 수신 패리티 체크회로를 내부 호스트 버스상에 설치하므로써 실현된다.

또 패리티 에러가 발생했을 때의 요인을 세트하는 스테이터스 레지스터를 설치한다. 그리고, 상기 패리티 체크회로에 의하여 패리티 에러가 검출되었을 때에 DMA 송신중이면, 그것을 정지하는 회로, 그 DMA 전송정지후 그 패리티 에러의 요인 스테이터스를 호스트 프로세서(4)에 보고하는 회로를 구비하도록 하여 고신뢰성을 달성하고 있다.

또, 시스템버스(5)를 거쳐 호스트 프로세서·시스템부로부터 패리티 비트를 포함하는 데이터를 데이터 통신 어덥터(30)내의 RAM(50)이나 레지스터(55)에 기입할 때 패리티 에러검출시 상기 RAM이나 레지스터에 데이터가 기입되는 것을 금지하는 회로가 설치되어 있다. 이것은 상기 스테이터스 레지스터의 출력에 의하여 간단하게 실현되었다.

다음에 프레임 스테이터스의 전송을 실현할 수 있게 한 디지탈 데이터 통신 단말장치의 일예를 제7도에 나타낸다.

제7도에 있어서, 4는 호스트 프로세서, 6-1, 6-2는 버퍼메모리(6)를 구성하는 2개의 버퍼메모리 유닛, 65는 DMA 제어회로, 65-1은 시스템 제어회로, 52는 CPU, 56은 수신 MAC RAM, 56-1은 MAC DMA 제어회로, 17은 수신 FIFO, 17-1은 시프트 레지스터, 79는 S/P 변환기, 120은 프레임 스테이터스 생성회로, 59는 직렬 송수신 제어부이다.

다음에 동작 기능에 대하여 설명한다. 직렬 수신 데이터(122)는 S/P 변환기(79)에 입력됨과 동시에 스테이터스 생성회로(120)에도 입력된다. 스테이터스 생성회로(120)는 프레임의 길이, 패리티 에러나 FCS(Flam check sequence) 에러발생의 유무, 프레임의 행선 어드레스와 자국어드레스와의 일치/불일치를 나타내는 비트등으로 이루어지는 스테이터스를 생성한다. 시프트 레지스터(17-1)는 이들 프레임 스테이터스의 생성, 또는 프레임 복사의 판정에 관한 시간동안 수신데이터의 일시 저축용으로 사용한다. 시프트 레지스터(17-1)는 FIFO 메모리로 구성해도 좋다. 수신 데이터가 시프트 레지스터(17-1)로부터 출력측 버스(126)에 나오는 시점에서는 프레임 스테이터스의 생성 및 복사 판정은 완료되어 있고, 수신 MAC 프레임의 경우는 프레임 필드 검출신호(123)에 의하여 채널 셀렉터(124)를 전환하므로써 수신 MAC 프레임 데이터에 계속하여 버스(125)상의 프레임 스테이터스를 MAC RAM(56)에 DMA 전송할 수가 있다. MAC RAM(56)내의 56a는 수신 프레임데이터, 56b는 수신프레임 스테이터스의 각각의 격납 영역을 나타낸다.

LLC 프레임 수신의 경우는 프레임 필드 검출신호(123)에 의하여 채널 셀렉터(121)를 전환하므로써 수신 데이터를 버퍼메모리(6-1) 또는 메모리(6-2)에 DMA 전송한 후, 그 전송에 이어서 프레임 스테이터스를 버퍼메모리(6-1) 또는 메모리(6-2)에 DMA 전송한다. 프레임 스테이터스는 수신 프레임 데이터와 함께 수신 FIFO(17)를 통과한다. DMA 전송요구는 예를 들면 CPU(52)에 의하여 CPU 전용 버스(51)를 거쳐 DMA 제어회로(65)내에 DMA 전송개시 명령을 발행하여, 버스중재, DMA 전송어드레스, 리이드/라이트 제어신호 등의 생성을 개시하는 일련의 동작을 기동한다. 버퍼메모리(6-1,6-2)에 있어서 61a, 62a는 수신 프레임 데이터 격납영역, 61b, 62b는 각각의 수신프레임에 대한 프레임 스테이터스 격납영역을 나타낸다.

프레임 스테이터스의 구성의 실시예를 제8a, 8b도에 나타낸다.

송신프레임 스테이터스는 제8a도에 나타낸 바와 같이, 송신 프레임이 자국으로부터 링을 일순한 후, 다시 자국으로 되돌아 왔을 때 생성하는 스테이터스로 예를 들면 아래와 같이 이루어진다.

(1) TRREX:TRR(Return to Request)타이머 종료(Expired)

(2) AC1, AC2:프레임 일순후의 A비트(어드레스 인식비트), C비트(복사비트)의 내용

(3) TE1, TE2:프레임 일순후의 E비트(자국의 어드레스와 일치 여부를 나타내는 비트)의 내용

(4) SPTYERR:송신데이터의 바이트 마다에 생성한 패리티 비트에 에러가 발생한 것을 나타냄.

(5) CMPL:프레임 송신(프레임 일순)종료를 나타냄.

수신프레임 스테이터스는 제8b도에 나타낸 바와 같이 예를들면 다음으로 이루어진다.

(1) RPTYERR:수신 데이터의 바이트 마다에 생성한 패리티 비트에 에러가 발생한 것을 나타냄.

(2) FCS:FCS 필드 유/무를 나타냄.

(3) DAEQMA:자국앞 프레임인가 여부를 나타냄.

(4) DAEQMA:수신 프레임의 송신원 어드레스가 MA(자국 어드레스)와 같은가 여부를 나타냄.

(5) RAC1, RAC2:A, C비트의 내용을 표시함.

(6) RE1, RE2:E비트의 내용을 나타냄.

(7) FCSE:FCS(Frame Check Sequence) 에러인지 여부를 나타냄.

(8) NDAT:프레임 수신시에 Non Data(프로토콜에 있는 데이터로서 정의되어 있지 않은 신호를 나타냄)을 검출했는지 여부를 나타냄.

(9) OCT:프레임 수신시에 Octet 에러가 발생한 것을 나타냄.

(10) LOV:초기 설정한 최대 프레임 길이를 초과하여 프레임을 수신한 것을 나타냄.

(11) ABT:수신중에 포기(abort) 시이퀀스를 검출한 것을 나타냄.

(12) RCVD:1프레임의 수신을 완료했는지 여부를 나타냄.

이상의 프레임 스테이터스는 LLC 프레임 송신 또는 수신시 버퍼메모리(6-1,6-2)에 전송된다.

MAC 프레임(최대 58바이트)의 프레임 스테이터스의 MAC RAM(56)내의 배열을 제9도에 나타낸다.

이 경우 MAC RAM(56)은 8비트×64리이드 구성으로 되어 있고, 스테이터스 영역에는 프레임 길이 FRL(Octet), 프레임 스테이터스 RXSTS1, RXSTS2(각각은 제8a, 8b도의 스테이터스를 포함함) 이 차례로 입력된다.

본 실시예에서는 RCVD, ABT, LOV, RPTY, TPTY, FCSE등 중요한 에러 스테이터스가 MAC RAM 또는 버퍼메모리에 전송되므로 CPU 장치, 호스트 프로세서는 신속하게 에러에 대한 처리를 행할 수가 있다.

시스템 인터페이스 RAM(50)을 거친 호스트 프로세서(4)와 데이터 통신 어덥터(30)(CPU 52)와의 데이터, 명령의 수수 방식에 관한 실시예에 대하여 설명한다.

제10도는 명령 레지스터에 의한 인터페이스를 나타낸 논리 블럭도이다. 130은 명령 레지스터(제2도의 55에 대응), 131, 132는 채널 셀렉터, 52는 CPU, 134는 OR 게이트, 133은 AND-OR 게이트, 135는 인버터 게이트이다.

CPU 전용 라이트 버스(51-2)상의 CPU 라이트 데이터와 내부 호스트버스(62-2)상의 호스트 라이트 데이터는 채널 셀렉터(131)에서 선택되고, 명령 레지스터(130)에 기입된다. 그 채널 셀렉터(131)는 CPU 장치측 CS(명령 셀렉터)신호 CMDSEL이 1인때는 CPU 라이트버스(51-2)상의 데이터를 CMDSEL이 0일때는 내부 호스트 라이트버스(62-2)상의 데이터를 선택하여 명령레지스터(130)에 입력한다.

래치신호(136)로서는 호스트측 CS 신호 HAO 및 CMDSEL 신호에 의하여 호스트 라이트 인에이블 HWE이거나 CPU 라이트 인에이블 CWE중 어느 하나가 선택되어, 명령 레지스터의 기록 타이밍 신호가 된다. 명령 레지스터(130)의 출력(137)은 채널 셀렉터(132), CPU 전용 리이드 버스(51-1)를 거쳐 CPU(52)에 판독(read)된다. 본 실시예에서는 명령 레지스터(130)내의 어떤 1비트를 CPU(52)에의 개입중단신호(138)로 하고 있어, 제어회로가 간단하다는 특징이 있다. 또한 본 실시예에서는 진단을 위하여 명령 레지스터(130)를 CPU(52)가 기입할 수 있는 것으로 했으나, 반드시 그럴 필요는 없다.

제11도에 인터페이스 RAM(50)의 액세스 플로우를 나타낸다. 이와 같이, 호스트 프로세서(4)는 파라미터를 인터페이스 RAM(50)에 설정하는 액세스 전후에 각각 인터페이스 RAM 액세스개시, 종료명령을 발생하고, 상기 개입중단에 의하여 CPU(52)에 액세스 기간중임을 알린다. 상기 기간 CPU(52)는 시스템 인터페이스 RAM(52)에의 액세스를 정지할 수가 있어, 그 인터페이스 RAM(50)에의 액세스 경합이 일어나는 일은 없다. 본 실시예에서는 명령 발행에 대하여 명령응답을 호스트 프로세서(4)에 되돌려 보내도록 하고 있으므로 확실한 핸드세이크·인터페이스가 실현되어 데이터의 신뢰성을 높게할 수가 있다. 이 응답방식에 대해서는 이하에 설명한다.

제12도는 시스템 인터페이스 RAM(50)을 거친 스테이터스 보고 방식에 관한 실시예를 나타낸 것이다.

제12도에 있어서, 50은 시스템 인터페이스 RAM, 140은 개입중단 레지스터, 141은 OR 게이트이다. 여기서 시스템 인터페이스 RAM(50)의 스테이터스 영역에는 명령응답 스테이터스(142), 링 스테이터스(143), 모니터 스테이터스(144)등의 스테이터스군이 격납된다. 여기서 명령 스테이터스라 함은, 호스트 프로세서로부터 명령을 발행했을때, 어덥터에서 명령을 정상적으로 받았는가 여부의 상태를 나타낸다. 링 스테이터스라 함은 CPU 또는 인터페이스 RAM내에서 발생한 MAC RAM 또는 인터페이스 RAM 특유의 스테이터스를 나타낸다. 모니터 스테이터스는 CPU내의 자기진단의 결과를 나타내는 스테이터스이다. 각 스테이터스군은 각 개입중단 레지스터의 각 비트에 대응하고 있고, 도면중의 인출선(146)은 이 대응관계를 나타내는 가공의 것이다 . CPU 장치는 보고해야 할 스테이터스가 발생되었을 때, 시스템 인터페이스 RAM(50)내의 해당 스테이터스 영역에 비트치를 기입하고, 다시 개입중단 레지스터(140)의 해당비트에 1을 기입하도록 한다. 상기 개입중단 레지스터의 기입에 의하여 개입중단신호(145)가 가정(assert)되어, 호스트 프로세서(4)는 개입중단 수취후 개입중단 레지스터를 판독하여 개입중단 요인 스테이터스군을 검지하여 시스템 인터페이스 RAM(50)중의 해당 스테이터스 워드를 판독한다.

이때의 처리 플로우를 제13도에 나타낸다. 호스트 프로세서(4)는 스테이터스 판독후 개입중단 레지스터에 all 0을 기록하고 클리어한다. CPU(52)는 상기 all 0을 검지후 시스템 인터페이스 RAM(50)의 스테이터스를 클리어한다. 본 실시예에서는 CPU(52)는 개입중단 레지스터를 액티브화한후, 호스트 프로세서가 개입중단 처리중 그 개입중단 레지스터를 판독하고 있어, all 0을 판독할 때까지 메인 프로그램으로 복귀하지 않는다. 따라서 스테이터스 리이드의 전후에 상기한 RAM 액세스 개시/종료 명령을 발행할 필요는 없다. 또한, 개입중단 레지스터(140)에의 호스트 프로세서에 의한 0기록 액세스와 상기 CPU에 의한 판독 액세스가 경합해도 CPU는 적어도 2회째 이후의 리이드 액세스에서 개입중단 레지스터 all 0을 판독할 수 있으므로 실제로 해는 없다.

본 실시예에 의하면 호스트 프로세서와 데이터 통신 어덥터내 CPU와의 사이에서 양호한 인터페이스를 소규모의 논리회로로 실현할 수 있다.

상기 명령응답은 본 실시예에서 설명한 스테이터스 보고에 있어서 명령응답 스테이터스를 호스트 프로세서에 되돌려 보내는 것이다. 호스트 프로세서는 이 명령응답 스테이터스를 확인후, 인터페이스 RAM의 판독, 기록을 행한다. 명령응답 스테이터스(142)는 명령발행시 정상으로 명령이 수취되었는가 여부, 수취되지 않았을 경우 그 에러 내용(코드)등의 정보를 포함한다.

이상과 같이 프레임 스테이터스의 신속한 보고에 의한 고신뢰성의 확보는 다음의 구성으로 실현되고 있다. 프레임 수신시 또는 송신 프레임이 신호 전송로를 일순했을 때, 그 프레임으로부터 데이터 통신 어덥터내(직렬 송수신 제어부(59)내)에서 생성한 프레임 스테이터스 정보를 그 프레임 데이터와 함께 수신 MAC RAM(56) 또는 버퍼메모리(6)에 DMA 전송하고, 또 CPU(52) 또는 호스트 프로세서(4)에 보고하는 회로가 구비되어 있다. 또, 수신 프레임의 종류(데이터 통신 어덥터(30)에서 해석할 것인지, 호스트 프로세서(4)에서 해석할 것인지)를 검출하고, 상기 프레임 스테이터스 정보의 전송선(先)을 결정하는 회로를 구비한다. 호스트 프로세서(4)가 시스템 인터페이스 RAM(50)을 액세스 할때는 그 전후에 각각 RAM 액세스 개시, 종료명령을 명령 레지스터(55)에 기록하고, 기록된 그 명령코드를 CPU(52)에 보고하는 회로가 설치되어 CPU(52)가 그 액세스 기간, 인터페이스 RAM(50)을 액세스하는 것을 금지하도록 한다.

이에 의하여 동기 액세스시의 경합을 피하기 위한 대기(wait) 발생회로가 불필요하기 때문에, 논리 규모를 작게할 수 있고, 또 용이하게 호스트 프로세서로부터 시스템 인터페이스 RAM을 판독, 기록·액세스할 수가 있다.

데이터 통신 어덥터(30)내에서 발생한 스테이터스의 호스트 프로세서(4)에의 보고를 효율좋고 신속하게 하기 위하여 다음의 구성을 채용했다.

각 비트가 그룹 분할한 스테이터스군의 각각을 나타내고, CPU(52)로부터 판독, 기록 액세스 가능한 개입중단 레지스터(140)를 설치하고, 그 개입중단 레지스터의 비트출력의 OR 논리출력을 호스트 프로세서에의 개입중단 신호로 한다. CPU(52)는 보고해야 할 스테이터스가 발생했을때, 시스템 인터페이스 RAM(50)내의 해당 스테이터스 영역에 스테이터스 비트를 기록하고, 다음에 개입중단 레지스터(140)의 해당비트에 1을 기록한다. 호스트 프로세서(4)는 개입중단 신호를 검지한 후, 개입중단 레지스터(140)를 판독하고나서 해당 스테이터스군을 판독하도록 한다. 그리고 스테이터스 판독후, 개입중단 레지스터에 all 0을 기록하고 개입중단 처리를 완료한다. 개입중단 레지스터(140)가 클리어되어 있는 것을 확인한 후, CPU는 시스템 인터페이스 RAM(50)내의 스테이터스를 클리어하도록 한다.

이와 같이하면, 시스템 인터페이스 RAM(50)에의 액세스는 핸드세이크 방식으로 행해지므로 액세스 경합은 발생하지 않고, 용이하게 호스트 프로세서(4)에의 스테이터스 보고가 된다.

본 발명에 의한 데이터 통신 어덥터 및 데이터 통신 단말장치에 의하면 다음과 같은 효과가 있다.

시스템 버스(5)와 CPU 전용버스(51)가 분리되어 있고, 송수신 데이터 처리계통이 LLC/MAC 프레임 별로 전용하드화되어 있기 때문에, 프레임 처리능력이 높은 효과를 가진다. 또, 시스템 인터페이스 RAM(50), 개입중단 레지스터에 의한 인터페이스 방식에 의하여 호스트 프로세서 시스템과 데이터 통신 어덥터와의 사이에서 고신뢰성이고 효율이 좋은 데이터 수수, 제어, 스테이터스 보고를 실현할 수 있는 효과가 있다.

또, 패리티 체크기능, 프레임 스테이터스 전송기능에 의하여 취급 데이터의 고신뢰성화, 에러에 대한 신속한 회복, 대책처리를 실현할 수 있는 효과가 있다. 최후로 LLC층의 제어와 MAC층의 제어는 각각 호스트 프로세서 시스템, 데이터 통신 어덥터로 분할된 구성으로 되어 있기 때문에, 양자의 접속성, 범용성에 뛰어나 있고, LSI화에 적합하다.

본 발명은 상기한 LAN 시스템에 한하지 않고, 일반적으로 디지탈 통신용의 단말장치로서 적용 가능하며, 예를 들면 이더넷(Ethernet)형의 LAN 시스템, ISDN(Intergrated Services Digital Network)용의 B채널, D채널 제어기, 교환기 단말장치(예를 들면 PBX(Private Branch Exchange)용의 제어기)에도 적용 가능하다.

Claims

수신데이터 및 송신데이터를 전송하는 신호전송로와, 제1타입의 프레임 데이터를 생성/번역하여 상기 프레임 데이터를 송수신하는 호스트 프로세서 유닛과의 사이에 작동가능하게 접속된 데이터 통신 어덥터장치에 있어서, 제2타입의 프레임 데이터를 생성/번역하여 상기 생성된 프레임 데이터를 송수신하는 CPU와, 상기 신호전송로에 작동가능하게 접속되어, 상기 신호전송로에 송신데이터를 전송하고 상기 신호전송로로부터 수신데이터를 수신하는 송수신제어부와, 상기 호스트 프로세서 유닛에 작동가능하게 접속된 버스 인터페이스와, 상기 버스 인터페이스에 작동가능하게 접속된 내부버스와, 상기 CPU에 작동가능하게 접속된 CPU버스와, 입력부들이 상기 CPU버스 및 상기 내부버스에 작동가능하게 접속되고, 출력부가 상기 송수신 제어부에 작동가능하게 접속되고, 상기 CPU 및 상기 호스트 프로세서로부터의 제1 및 제2타입의 프레임 데이터를 스토어하고, 상기 프레임 데이터를 상기 송수신 제어부에 상기 송신데이터로서 송신하는 송신 FIFO 메모리와, 입력부가 상기 송수신 제어부에 작동가능하게 접속되고 출력부가 상기 CPU 버스에 작동가능하게 접속되고, 상기 송수신 제어부에 의해 수신된 수신데이터중 상기 데이터 통신 어덥터내에서 번역되어질 제2타입의 프레임 데이터를 스토어하고, 상기 CPU 버스에 상기 제2타입의 프레임 데이터를 송신하는 제1수신 FIFO 메모리와, 입력부가 상기 송수신 제어부에 작동가능하게 접속되고 출력부가 상기 내부버스에 작동가능하게 접속되고, 상기 송수신 제어부에 의해 수신된 상기 수신데이터중 상기 호스트 프로세서 유닛에서 번역되어질 제1타입의 프레임 데이터를 스토어하고, 상기 내부버스에 상기 제1타입의 프레임 데이터를 송신하는 제2수신 FIFO 메모리와, 상기 버스 인터페이스와 상기 CPU 버스를 접속하여 상기 호스트 프로세서 유닛 및 상기 CPU의 사이가 통신 가능하게 하는 제1결합수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제1항에 있어서, 상기 버스 인터페이스 및 상기 CPU 버스를 작동적으로 접속하여, 상기 호스트 프로세서가 상기 데이터 통신 어덥터에 액세스 가능하게 하는 제2결합수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제1항에 있어서, 상기 버스 인터페이스와 제2CPU 전용버스와의 사이에 작동가능하게 접속된 제2메모리를 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제3항에 있어서, 상기 제2메모리는 상기 호스트 프로세서 유닛 및 상기 데이터 통신 어덥터로부터 상호 액세스 가능한 수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제1항에 있어서, 상기 송수신 제어부는, 패리티 비트를 생성하여 수신데이터에 부가하는 수단을 가지고, 상기 버스 인터페이스는 상기 패리티 비트가 부가되어 상기 수신 FIFO 메모리로부터 상기 내부버스를 거쳐 송신된 제1타입의 프레임 데이터에 대하여 패리티 체크를 행하는 수단을 가지고, 상기 데이터 통신 어덥터는, 상기 패리티 비트가 부가되어 수신 FIFO 메모리로부터 독출되어 상기 CPU 버스를 거쳐 송신된 제2타입의 프레임 데이터에 대하여 패리티 체크를 행하는 수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제1항에 있어서, 상기 데이터 통신 어덥터는, 패리티 비트를 생성하여, 상기 CPU에 의해 생성되어 상기 송신 FIFO 메모리에 송신되는 제2타입의 프레임 데이터에 상기 패리티 비트를 부가하는 수단을 포함하고, 상기 버스 인터페이스는, 상기 호스트 프로세서 유닛으로부터의 패리티 비트가 부가된 제1타입의 프레임 데이터에 대하여 패리티 체크를 행하고, 상기 내부 호스트버스를 거쳐 상기 송신 FIFO 메모리에 상기 패리티 비트를 갖는 상기 제1타입의 프레임 데이터를 송신하는 수단을 포함하고, 상기 송수신 제어부는 상기 송신 FIFO 메모리로부터 독출된 송신데이터에 대하여 패리티 체크를 행하는 수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제1항에 있어서, 상기 송수신 제어부에서 수신된 수신데이터중 상기 제2타입의 프레임 데이터에 의거하여 제2프레임 스테이터스를 생성함과 동시에 상기 제1타입의 프레임 데이터에 의거하여 제1프레임 스테이터스를 생성하는 수단과, 상기 제2프레임 스테이터스를 상기 제2타입의 프레임 데이터와 함께 상기 수신 FIFO 메모리에 스토어하는 수단과, 상기 제2프레임 스테이터스를 상기 제1타입의 프레임 데이터와 함께 상기 수신 FIFO 메모리, 내부버스, 버스 인터페이스를 거쳐 상기 호스트 프로세서 유닛에 전송하는 수단을 가지는 것을 특징으로 하는 데이터 통신 어덥터장치.
신호전송로에 접속되고, 데이터 통신 어덥터와, 상기 데이터 통신 어덥터를 거쳐 상기 신호전송로에 접속되며 제1타입의 프레임 데이터를 생성/번역하는 호스트 프로세서를 가지는 호스트 프로세서 유닛을 포함하는 데이터 통신 단말장치에 있어서, 상기 데이터 통신 어덥터는, 제2타입의 프레임 데이터를 생성/번역하는 CPU와; 상기 신호 전달로에 작동가능하게 접속되어, 상기 신호전송로에 송신데이터를 전송함과 동시에, 상기 신호전송로로부터 수신데이터를 수신하는 송수신 제어부와; 상기 호스트 프로세서 유닛에 작동가능하게 접속된 버스 인터페이스와; 상기 버스 인터페이스에 작동가능하게 접속된 내부버스와; 상기 CPU에 작동가능하게 접속된 CPU 버스와; 입력부가 상기 CPU 버스 및 상기 내부호스트버스에 작동가능하게 접속되고, 출력부가 상기 송수신 제어부에 작동가능하게 접속되며, 상기 CPU 및 상기 호스트 프로세서 유닛으로부터의 제1 및 제2타입의 프레임 데이터를 스토어하고, 상기 송수신 제어부에 상기 송신데이터로서 상기 프레임 데이터를 송신하는 송신 FIFO 메모리와, 입력부가 상기 송수신 제어부에 작동가능하게 접속되고, 출력부가 상기 CPU 버스에 작동가능하게 접속되며, 상기 송수신 제어부에 의해 수신된 수신데이터중 상기 데이터 통신 어덥터 내에서 번역되는 상기 제2타입의 프레임 데이터를 스토어하고, 상기 CPU 버스에 상기 제2타입의 프레임 데이터를 송신하는 수신메모리와, 입력부가 상기 송수신 제어부에 작동가능하게 접속되고, 출력부가 상기 내부버스에 작동가능하게 접속되며, 상기 송수신 제어부에 의해 수신되는 수신데이터중 상기 호스트 프로세서 유닛에서 번역되는 상기 제1타입의 프레임 데이터를 스토어하고, 상기 내부버스에 상기 제1타입의 프레임 데이터를 스토어하고, 상기 내부버스에 상기 제1타입의 프레임 데이터를 송신하는 수신 FIFO 메모리와, 상기 버스 인터페이스와, 상기 CPU 버스와의 사이에 작동가능하게 접속된 제1결합수단을 구비한 것을 특징으로 하는 데이터 통신 단말장치.
수신데이터 및 송신데이터를 전송하는 신호전송로와, 제1타입의 프레임 데이터를 생성하여 상기 프레임 데이터를 송수신하는 호스트 프로세서 유닛과의 사이에 작동가능하게 접속된 데이터 통신 어덥터장치에 있어서, 제2타입의 프레임 데이터를 생성/번역하여 상기 프레임 데이터를 출력하는 데이터 처리수단과, 상기 신호 전송로에 작동가능하게 접속되어 상기 신호전송로에 송신데이터를 송출함과 동시에 상기 신호전송로로부터 수신데이터를 수신하는 송수신수단과, 상기 호스트 프로세서 유닛과 상기 데이터 통신 어덥터와의 사이에서 데이터를 송수신하는 제1버스 인터페이스수단과, 데이터의 전송을 행하는 버스수단과, 데이터의 전송을 행하는 제2버스수단과, 상기 제1버스 인터페이스수단을 거쳐 상기 호스트 프로세서 유닛과 상기 데이터 처리수단간의 데이터를 송수신하는 제2버스 인터페이스수단과, 상기 호스트 프로세서 유닛으로부터 상기 제1버스 인터페이스수단, 제1버스수단을 거쳐 송신되는 상기 제1타입의 프레임 데이터를 저장하고, 상기 데이터 처리수단으로부터 상기 제2버스수단을 거쳐 송신되는 상기 제2타입의 프레임 데이터를 저장하고, 상기 송수신수단에 송신데이터로서 상기 제1 및 제2타입의 프레임 데이터를 송신하는 송신용 메모리 수단과, 상기 송수신수단에 의해 수신되는 수신데이터중 상기 데이터 통신 어덥터내에서 번역되는 제2타입의 프레임 데이터를 저장하고, 상기 제2버스수단에 상기 제2타입의 프레임 데이터를 송신하는 제2수신용 메모리 수단과, 상기 송수신수단에 의해 수신되는 수신데이터중 상기 호스트 프로세서에서 번역되는 제1타입의 프레임 데이터를 스토어하고, 상기 제1버스수단에 상기 제1타입의 프레임 데이터를 송신하는 제1수신용 메모리수단을 구비하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제9항에 있어서, 상기 제2버스 인터페이스수단은, 상기 호스트 프로세서 유닛으로부터 상기 제1버스 인터페이스수단을 거쳐 상기 데이터 통신 어덥터장치에 액세스 가능하게 하는 수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제9항에 있어서, 상기 제1버스 인터페이스수단 및 상기 제2버스수단을 거쳐 상기 호스트 프로세서 유닛과 상기 데이터 통신 어덥터장치와의 사이의 데이터를 송수신가능한 제3버스 인터페이스수단을 구비하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제11항에 있어서, 상기 제3버스 인터페이스수단은, 상기 호스트 프로세서 유닛 및 상기 데이터 통신 어덥터장치로부터 상호적으로 액세스 가능하게 하는 수단을 가지는 것을 특징으로 하는 데이터 통신 어덥터장치.
제9항에 있어서, 상기 송수신수단은, 패리티 비트를 생성하여 수신데이터에 상기 패리티 비트를 부가하는 수단을 가지고, 상기 제1버스 인터페이스수단은, 상기 제1수신메모리 수단으로부터 독출되어 상기 제1버스수단을 거쳐 수신되고 패리티 비트가 부가된 상기 제1타입의 프레임 데이터에 대하여 패리티 체크를 행하는 수단을 가지고, 상기 데이터 통신 어덥터장치는 상기 제2수신메모리 수단으로부터 독출되어 상기 제2버스수단을 거쳐 송신되고 패리티 비트가 부가된 상기 제2타입의 프레임 데이터에 대하여 패리티 체크를 행하는 수단을 가지는 것을 특징으로 하는 데이터 통신 어덥터장치.
제9항에 있어서, 상기 데이터 통신 어덥터장치는, 패리티 비트를 생성하여 상기 데이터 처리수단에 생성되어 상기 송신메모리 수단에 송신되는 상기 제2타입의 프레임 데이터에 상기 패리티 비트를 부가하는 수단을 더 포함하고, 상기 제1버스 인터페이스 수단은, 상기 호스트 프로세서 유닛으로부터의 상기 패리티 비트가 부가되 상기 제1타입의 프레임 데이터에 대하여 패리티 체크를 행하고, 상기 프레임 데이터를 상기 제1버스수단을 거쳐 상기 송신메모리 수단에 입력하는 수단을 가지고, 상기 송수신 수단은 상기 송신메모리 수단으로부터 독출된 송신데이터에 대하여 패리티 체크를 행하는 수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
제9항에 있어서, 상기 송수신수단에서 수신된 수신데이터중 상기 제2타입의 프레임 데이터에 의거하여 제2프레임 스테이터스를 생성하고, 상기 제1타입의 프레임 데이터에 의거하여 제1프레임 스테이터스를 생성하는 수단과, 상기 제2프레임 스테이터스를 제2타입의 프레임 데이터와 함께 상기 제1수신메모리에 저장하는 수단과, 상기 제1프레임 스테이터스를 제1타입의 프레임 데이터와 함께 상기 제1수신메모리 수단, 제1버스수단, 제1버스 인터페이스 수단을 거쳐 상기 호스트 프로세서 유닛에 전송하는 수단을 가지는 것을 특징으로 하는 데이터 통신 어덥터장치.
신호 전송로에 접속되고, 데이터 통신 어덥터 및 상기 데이터 통신 어덥터를 거쳐 상기 신호전송로에 접속되고 제1타입의 프레임 데이터를 생성/번역하는 호스트 프로세서를 가지는 호스트 프로세서 유닛을 포함하는 데이터 통신 단말장치에 있어서, 상기 데이터 통신 어덥터는, 제2타입의 프레임 데이터를 생성/번역하여 송수신하는 데이터 처리수단과; 상기 신호전송로에 작동가능하게 접속되어, 상기 신호 전송로에 송신데이터를 송출함과 동시에 상기 신호 전송로로부터의 수신데이터를 수신하는 송수신수단과; 상기 호스트 프로세서 유닛과 상기 데이터 통신 어덥터장치와의 사이에서 데이터를 송수신하는 제1버스 인터페이스 수단과; 데이터의 전송을 행하는 제1버스수단과; 데이터의 전송을 행하는 제2버스수단과; 상기 제1버스 인터페이스 수단 및 상기 데이터 처리수단을 거쳐 상기 호스트 프로세서 유닛과 상기 데이터 처리수단간에 데이터를 송수신하는 제2버스 인터페이스 수단과; 상기 호스트 프로세서 유닛으로부터 상기 제1버스 인터페이스 수단 및 제1버스수단을 거쳐 송신된 제1타입의 프레임 데이터를 저장하고, 상기 데이터 처리수단으로부터 상기 제2버스수단을 거쳐 송신된 제2타입의 프레임 데이터를 저장하고, 상기 제1 및 제2타입의 프레임 데이터를 상기 송수신수단에 송신데이터로서 송신하는 송신용 메모리수단과; 상기 송수신수단에 의해 수신된 수신데이터중 상기 데이터 통신 어덥터장치내에서 번역되는 제2타입의 프레임 데이터를 저장하고, 상기 제2타입의 프레임 데이터를 상기 제1버스수단에 송신하는 제2수신용 메모리 수단과; 상기 송수신수단에 의해 수신된 수신데이터중 상기 호스트 프로세서에서 번역되는 제1타입 프레임 데이터를 저장하고, 상기 제1타입의 프레임 데이터를 상기 제1버스수단에 송신하는 제1수신용 메모리수단을 가지는 것을 특징으로 하는 데이터 통신 단말장치.
수신데이터 및 송신데이터를 전송하는 신호전송로와, 제1타입의 프레임 데이터를 생성/번역하여 상기 프레임 데이터를 송수신하는 호스트 프로세서 유닛과의 사이에 작동가능하게 접속된 데이터 통신 어덥터장치에 있어서, 제2타입의 프레임 데이터를 생성/번역하여, 상기 생성된 프레임 데이터를 송수신하는 CPU와; 상기 신호전송로에 작동가능하게 접속되어, 송신데이터를 상기 신호전송로에 전송하고 상기 신호전송로로부터 수신데이터를 수신하는 송수신제어부와; 상기 CPU 및 상기 호스트 프로세서로부터의 제1 및 제2타입의 프레임 데이터를 저장하고, 상기 프레임 데이터를 상기 송수신제어부에 상기 송신데이터로서 송신하는 송신 FIFO 메모리와; 상기 송수신제어부에 의해 수신된 수신데이터중 상기 데이터 통신 어덥터에서 번역되는 제2타입의 프레임 데이터를 저장하고, 상기 제2타입의 프레임 데이터를 상기 CPU 버스에 전송하는 제1수신 FIFO 메모리와; 상기 송수신제어부에 의해 수신된 수신데이터중 상기 호스트 프로세서 유닛에 의해 번역되는 제1타입의 프레임 데이터를 저장하고, 상기 제1타입의 프레임 데이터를 상기 호스트 프로세서 유닛에 전송하는 제2수신 FIFO 메모리와; 상기 호스트 프로세서 유닛 및 상기 CPU를 접속하여, 상기 호스트 프로세서 유닛 및 상기 CPU의 사이가 통신가능하게 하는 제1결합수단을 포함하는 것을 특징으로 하는 데이터 통신 어덥터장치.
신호전송로에 접속되고, 데이터 통신 어덥터 및 제1타입의 프레임 데이터를 생성/번역하는 호스트 프로세서를 가지고 상기 데이터 통신 어덥터를 통하여 상기 신호전송로에 접속될 호스트 프로세서 유닛을 포함하는 데이터 통신 단말장치에 있어서, 상기 데이터 통신 어덥터는, 제2타입의 프레임 데이터를 생성/번역하는 CPU와; 상기 신호전송로에 작동가능하게 접속되어 전송데이터를 상기 신호전송로에 전송하고 상기 신호전송로로부터 수신데이터를 수신하는 송수신제어부와; 상기 호스트 프로세서 유닛 및 상기 CPU로부터의 제1 및 제2타입의 프레임 데이터를 저장하고, 상기 프레임 데이터를 상기 송수신 제어부에 상기 송신데이터로서 전송하는 송신 FIFO 메모리와; 상기 송수신 제어부에 의해 수신된 수신데이터중 상기 데이터 통신 어덥터에서 번역되는 제2타입의 프레임 데이터를 저장하고, 상기 제2타입의 프레임 데이터를 상기 CPU 버스에 전송하는 수신메모리와; 상기 송수신 제어부에 의해 수신된 수신데이터중 상기 호스트 프로세서 유닛에 의해 번역되는 제1타입의 프레임 데이터를 저장하고, 상기 제1타입의 프레임 데이터를 상기 호스트 프로세서 유닛에 전송하는 수신 FIFO 메모리와; 상기 호스트 프로세서 유닛 및 상기 CPU의 사이에 작동가능하게 접속된 제1결합수단을 포함하는 것을 특징으로 하는 데이터 통신 단말장치.