JPH07110018B2 - シリアル通信装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッサ
間のシリアル通信に適用して特に有効な技術に関し、例
えば送信データ及び受信データをファーストイン・ファ
ーストアウト方式のメモリ（以下、FIFOと称する）とラ
ンダムアクセス方式のメモリとの間で転送させるDMA
（ダイレクト・メモリ・アクセス）コントローラを有す
るシステムに利用して有効な技術に関する。

［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえる
ようにするため、日本電気［株］製μPD7201Aのような
通信用LSIが提供されている。第４図には、この通信用L
SIμPD7201Aを使ったシステムの一例が示されている。
すなわち、マイクロプロセッサCPUに、システムバスBUS
を介して、メモリMEMとともにDMAコントローラDMAC及び
シリアル通信LSIとしてのSIOが接続されている。

このシステムでは、マイクロプロセッサCPUが図示しな
い他のマイクロプロセッサに対して送信したいデータが
ある場合、マイクロプロセッサCPUからDMAコントローラ
DMACに対し転送開始コマンドを送る。すると、DMAコン
トローラDMACが、通信用LSIとしてのSIOからの転送要求
信号に対しシステムバスBUS上にアドレスを出力して、
メモリMEM内の所望の送信データを読み出して通信用LSI
SIOに供給する。通信用LSI SIOに供給された送信デー
タは一旦内部のFIFOに格納されてから、シリアルデータ
に変換されて出力される。

一方、外部から通信用LSIとしてのSIOに受信データが入
ってくると、１バイトごとにパラレルデータに変換され
て受信用のFIFOに格納される。マイクロプロセッサCPU
からDMAコントローラDMACに転送開始コマンドが送ら
れ、DMAコントローラDMACが通信用LSIとしてのSIOの転
送要求信号に対しFIFO内の受信データをメモリMEMに転
送する。その後、マイクロプロセッサCPUがメモリMEMを
アクセスに行くことにより、受信データを得ることがで
きるようにされている（日本電気［株］が1984年に発行
した「NEC電子デバイスμPD7201Aユーザーズマニュア
ル」参照）。

［発明が解決しようとする問題点］ 上記通信用LSIμPD7201Aでは、受信したフレームの開始
フラグと終了フラグ間が所定ビット（32ビット）未満か
否か、あるいは受信したデータがオーバランになってい
るか否か等、受信データの状態を示すエラーステータス
情報をフレームごとに形成している。ところが、このエ
ラーステータス情報は、汎用のDMAコントローラによっ
てはメモリへ転送することができないため、マイクロプ
ロセッサがこれを知りたい場合には、１フレームのデー
タの受信終了ごとに通信用LSI内のエラーステータス情
報を読みに行かなければならない。そのため、１フレー
ムごとにDMAコントローラとマイクロプロセッサとの切
換えが必要となって、オーバヘッド時間が長くなるとい
う問題点があった。

この発明の目的は、マイクロプロセッサシステムにおい
て、データを受信する際のオーバヘッドを小さくして、
通信効率を向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、受信データの１フレームごとにエラーステー
タス情報の論理和をとったフレーム・ステータスを入れ
るステータス・レジスタを設け、フレーム最終データ読
出し時にフレーム・ステータスをステータス・レジスタ
に退避させると共に、フレーム終了信号を出力させるよ
うにするものである。

［作用］ 上記した手段によれば、１フレームの受信データの受信
状態を示すフレーム・ステータス情報を、フレームごと
にマイクロプロセッサが読みに行く必要をなくして、デ
ータを受信する際のオーバヘッドを小さくし、通信効率
を向上させるという上記目的を達成することができる。

［実施例］ 第１図には、本発明をシリアル通信用LSIに適用した場
合の一実施例が示されている。

この実施例の通信用LSIは、送信部と受信部とにより構
成されており、送信部及び受信部はそれぞれ同じような
アーキテクチャによって構成されている。図面にはこの
うち、受信部の構成を示す。

すなわち、受信部は、受信したシリアルデータをシフト
してパラレルデータに変換する受信用シフトレジスタ
１、受信データの入るｎ段の構成のデータFIFO2、この
データFIFO2の各段に対応して内部の受信データの状態
を示すエラーステータスがそれぞれ入るステータスFIFO
3、それらのFIFOを構成する各レジスタ間のデータの転
送タイミング等の制御を行なう制御部４、外部データバ
ス10との間のインタフェースを行なうインタフェース回
路５、受信データのビット数や受信したデータの数を計
数するための加算器６等によって構成されている。

上記制御部４は、特に制限されないが、制御シーケンス
を実現するマイクロプログラムが格納されたマイクロRO
M（リード・オンリー・メモリ）によって構成されてい
る。

受信用シフトレジスタ１によってパラレルデータに変換
された受信データは、データFIFO2に取り込まれ、１段
目からｎ段目に向かって次々と転送されて行く。このデ
ータFIFO2内の各受信データに対応して、その受信デー
タの状態を示すため例えば８ビットからなるエラーステ
ータスを生成するデータチェック回路７が設けられてい
る。そして、このデータチェック回路７により生成され
たエラーステータスは、ステータスFIFO3に取り込ま
れ、上記データFIFO2内の対応する受信データの転送と
同期してステータスFIFO3の１段目からｎ段目（記憶
段）に向かって次々と転送されていくようにされてい
る。

ｎ段目に転送されたエラーステータスは、それまでにｎ
段目に入っていたエラーステータスとの論理和がとら
れ、それがｎ段目に保持されるようにされている。従っ
て、１フレームのデータの受信が終了し、データFIFO2
内のデータがインターフェース回路５を介してデータバ
ス10上に次々と出力され、最後の受信データがデータFI
FO2のｎ段目に転送された時点では、ステータスFIFO3の
ｎ段目には、１フレームの全受信データに関するエラー
ステータスの論理和（以下、フレーム・ステータス情報
と称する）が入っていることになる。

そこで、マイクロプロセッサがこのフレーム・ステータ
ス情報を見ることによって、１フレームのデータが正常
に転送されたものであるか否か知ることができる。とこ
ろが、上述のごとくステータスFIFO3がデータFIFO2と同
じ段数（ｎ）のレジスタで構成されかつ同時に動作させ
るようにされていると、受信データとステータスを同時
に外部のデータバス10上にのせてやることができないた
め、データFIFO2内の最後の受信データを取り出したと
き、ステータスFIFO2のｎ段目に入っているフレーム・
ステータス情報が失われてしまうことになる。

そこで、この実施例の通信用LSIでは、ステータスFIFO3
の出力端子側に記憶手段としてのステータス・レジスタ
８を１つ設け、データFIFO2内のフレーム最終データを
取りだすときに、ステータスFIFO3のｎ段目のステータ
スをこのステータス・レジスタ８に転送するとともに、
フレーム終了信号を外部へ出力するようになっている。

従来の通信用LSI（例えばμPD7201A）では、そのような
ステータス・レジスタが設けられていなかったため、フ
レーム最終データを取り出すときには、ステータスFIFO
3の転送動作を中断させるとともに、データFIFO2ではｎ
段目のみ動作させ、１段目からｎ−１段目までは動作さ
せないようにして、ｎ段目から受信データを取り出した
後そこを空の状態にし、それからステータスFIFOのｎ段
目のフレーム・ステータス情報を読み出すようにされて
いた。そのため、FIFOの制御シーケンスがかなり複雑に
なるという問題点があった。

しかるに、上記実施例ではステータスFIFO3の出力側に
一段余分にレジスタを設けてフレーム最終データ読出し
時にフレーム・ステータスを退避させるようにしている
ので、フレームの切れ目でFIFO2及び３を停止させたり
せずに単純に動かしてやることができる。そのため、FI
FOの制御シーケンスが簡単になり、マイクロプログラム
の負担も小さくなる。

しかも、このステータス・レジスタ８内のフレーム・ス
テータス情報は、次のフレームの最終データがバス上に
出力されるときまで保持されるので、マイクロプロセッ
サはいつでも（例えばバスの空いている期間に）フレー
ム・ステータス情報を読みに行くことができ、フレーム
の切れ目の短い期間中にフレーム・ステータス情報を読
みに行く必要がない。その結果、オーバヘッドが小さく
なり通信効率が向上されるようになる。

さらに、第２図に示すように、上記実施例のごくと構成
されたシリアル通信ユニットSIOを、マイクロプロセッ
サCPU及びDMAコントローラDMACとともに同一チップ上に
形成する。そして、DMAコントローラDMACによって通信
ユニットSIOのデータFIFO内の受信データをメモリMEMに
転送させると共に、フレームの終了時にはフレーム最終
データに続いてステータス・レジスタ８内のフレーム・
ステータス情報をもメモリMEMへ転送できるようにDMAコ
ントローラDMACを構成してやる。これによって、マイク
ロプロセッサがフレーム終了ごとにいちいち通信ユニッ
トSIO内のフレーム・ステータス情報を読みに行かなく
て済むようになる。その結果、フレームごとのマイクロ
プロセッサとDMAコントローラとの切換えが不要になっ
て、さらにシリアル通信の際のオーバヘッドが小さくな
る。

また、通信ユニットSIOを上記実施例のごとく構成する
ことにより、DMAコントローラによる受信データとフレ
ーム・ステータス情報の転送が容易になるる 第３図には、上記ステータスFIFO3やステータス・レジ
スタ８に保持されるステータス情報のビット構成の一例
が示されている。

すなわち、ステータス情報の第７ビットには受信フレー
ムの最終データが入ってきたときに“1"にされる受信終
了ビットEOMが、第６ビットには受信フレームの先頭フ
ラグと終了フラグとの間のビットが所定ビット（32ビッ
ト）未満か否か示すビットSHRTが、第５ビットには発信
側が途中でデータの送信を中止したことを示すアボート
終了ビットABTが、第４ビットにはフレーム中の実質的
なデータフィールドが８ビットの整数倍になっているか
否か示すビットRBITが、第３ビットにはデータFIFOが受
信データで一杯になり、重ね書きされたか否か示す受信
オーバランビットOVRNが、そして第２ビットにはフレー
ム中に含まれているチェックコードが正しく送られてい
るか否か示すCRCエラービットCRCEがそれぞれ割り当て
られている。なお、第１ビットと第０ビットは開放され
ており、ここには必要に応じてその他のエラー情報を追
加することができる。

上記実施例の通信用LSIもしくは通信ユニットでは、第
３図のごときステータス情報が各受信データごとに生成
され、１フレーム分について全受信データに関するステ
ータス情報の論理和をとることによって、フレームごと
に受信が正常に行なわれたか否か示すようになってい
る。従って、このようなフレーム・ステータス情報がDM
Aコントローラによってフレーム最終データに続いてメ
モリに転送されていると、マイクロプロセッサはこのフ
レーム・ステータス情報をチェックすることでどの受信
フレームにエラーがあるか知ることができる。また、上
記ステータス情報のうち受信終了ビットEOMを用いて、
ここが“1"にされているステータス情報がステータスFI
FO3の最終段に入ったならば、対応する受信データがデ
ータFIFO2から読み出されたときにステータスFIFO3の最
終段のステータスをステータス・レジスタ８に転送させ
るように、ハードウェアを構成することができる。

以上説明したように上記実施例は、受信データの１フレ
ームごとにエラーステータス情報の論理和をとったフレ
ーム・ステータスを入れるステータス・レジスタを設
け、フレーム最終データ読出し時にフレーム・ステータ
スをステータス・レジスタに退避させると共に、フレー
ム終了信号を出力させるようにしたので、１フレームの
受信データの受信状態を示すフレーム・ステータス情報
を、フレームごとにマイクロプロセッサが読みに行く必
要がないという作用により、データを受信する際のオー
バヘッドが小さくなって、通信効率が向上されるという
効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、データFIFOと同じ段数のステータスFIFOの他にフレ
ーム最終データまでのステータスの論理和をとったフレ
ーム・ステータス情報を退避させるステータス・レジス
タを設けているが、ステータス・レジスタを設ける代わ
りに、ステータスFIFOをデータFIFOの段数ｎよりも一つ
多いｎ＋１段に構成するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信用LSIに適用し
たものについて説明したが、この発明はそれに限定され
ず、マイクロプロセッサや各種コントロールLSIその他F
IFO有するデータ処理装置一般に利用することができ
る。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、マイクロプロセッサシステムにおいてデータ
を受信する際のオーバヘッドを小さくして、通信効率を
向上させることができる。

【図面の簡単な説明】

第１図は、本発明をシリアル通信用LSIに適用した場合
の受信部の構成の一実施例を示すブロック図、 第２図は、マイクロプロセッサとDMAコントローラとシ
リアル通信ユニットを一体化したプロセッサLSIの構成
例を示すブロック図、 第３図は、各受信データの状態を示すエラーステータス
もしくはステータス・レジスタのビット構成例を示す説
明図、 第４図は、従来の通信用LSIを用いたマイクロプロセッ
サシステムの構成例を示すブロック図である。 １……シリアル／パラレル変換回路（受信用シフトレジ
スタ）、２……データFIFO、３……ステータスFIFO、４
……制御部（マイクロROM）、８……ステータス・レジ
スタ、CPU……マイクロプロセッサ、DMAC……DMAコント
ローラ、SIO……シリアル通信LSI,シリアル通信ユニッ
ト、MEM……メモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】外部よりフレーム単位で送られてくるシリ
   アルデータを一定ビット単位のパラレルな受信データに
   変換するシリアル／パラレル変換回路と、 上記受信データがファーストイン・ファーストアウト方
   式でリード／ライト可能に記憶されるデータ記憶部と、 上記データ記憶部に記憶される受信データ毎にその受信
   状態を示すステータス情報を生成するデータチェック回
   路と、 データチェック回路で生成されたステータス情報を受信
   データに対応させ、ファーストイン・ファーストアウト
   方式でリード／ライト可能に記憶すると共に、上記受信
   データのリードに同期されるステータス情報のリード毎
   に当該リードされるステータス情報と次にリードされる
   べきステータス情報との論理和情報を保持する記憶段を
   有するステータス記憶部と、 フレームの最終受信データが上記データ記憶部よりリー
   ドされるのに同期して、上記記憶段の情報が転送される
   記憶手段と、 フレームの最終受信データが上記データ記憶部よりリー
   ドされるのに同期してフレーム終了信号を外部に出力
   し、且つ上記記憶手段の内容を外部からリード可能にす
   るインタフェース回路と、 を備えて成るものであることを特徴とするシリアル通信
   装置。
2. 【請求項２】上記記憶手段のステータス情報は、該デー
   タ記憶部の最終受信データの読出しに引き続き読出され
   ることを特徴とする特許請求の範囲第１項記載のシリア
   ル通信装置。