JPH02150949A - バス接続装置 - Google Patents
バス接続装置Info
- Publication number
- JPH02150949A JPH02150949A JP30231288A JP30231288A JPH02150949A JP H02150949 A JPH02150949 A JP H02150949A JP 30231288 A JP30231288 A JP 30231288A JP 30231288 A JP30231288 A JP 30231288A JP H02150949 A JPH02150949 A JP H02150949A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 17
- 230000005540 biological transmission Effects 0.000 description 10
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 210000000481 breast Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
バス接続装置に係り、特にバスサイクル周波数が高くデ
ータ幅が狭い制御バスとバスサイクル周波数が低くデー
タ幅が広いシステムバスとを接続して、制御バスからシ
ステムバスヘデータを送出するバス接続装置に関し、 異なる仕様のバスの間でデータの伝送を行なうに際して
、データの伝送速度を低下させることのないようにする
ことを目的とし、 上記のようなバス接続装置において、上記制御バスと上
記システムバスとの間のバスサイクル周波数を変換する
バスタイミング変換手段と、上記制御バスで使用してい
るアドレスをシステムバスが使用しているアドレスに変
換するアドレス変換手段と、上記アドレス変換手段で変
換したアドレスを一時格納するアドレスレジスタと、制
御バスからのデータをシステムバスの伝送できるデータ
幅だけ一時格納するデータレジスタとを備えるものとし
て構成する。
ータ幅が狭い制御バスとバスサイクル周波数が低くデー
タ幅が広いシステムバスとを接続して、制御バスからシ
ステムバスヘデータを送出するバス接続装置に関し、 異なる仕様のバスの間でデータの伝送を行なうに際して
、データの伝送速度を低下させることのないようにする
ことを目的とし、 上記のようなバス接続装置において、上記制御バスと上
記システムバスとの間のバスサイクル周波数を変換する
バスタイミング変換手段と、上記制御バスで使用してい
るアドレスをシステムバスが使用しているアドレスに変
換するアドレス変換手段と、上記アドレス変換手段で変
換したアドレスを一時格納するアドレスレジスタと、制
御バスからのデータをシステムバスの伝送できるデータ
幅だけ一時格納するデータレジスタとを備えるものとし
て構成する。
（産業上の利用分野）
本発明は、バス接続装置に係り、特にバスサイクル周波
数が高くデータ幅が狭い制御バスとバスサイクル周波数
が低くデータ幅が広いシステムバスとを接続して、制御
バスからシステムバスヘデータを送出するバス接続装置
に関する。
数が高くデータ幅が狭い制御バスとバスサイクル周波数
が低くデータ幅が広いシステムバスとを接続して、制御
バスからシステムバスヘデータを送出するバス接続装置
に関する。
このようなバス接続装置は例えばＬＳＩをシステムに接
続するような場合に必要となり、ＬＳＩ側のバスサイク
ル周波数は高いがデータ幅が狭い制御バスと、システム
側のバスサイクル周波数が低いがデータ幅が広いシステ
ムバスを接続し、データの授受を行うときに使用するも
のである。
続するような場合に必要となり、ＬＳＩ側のバスサイク
ル周波数は高いがデータ幅が狭い制御バスと、システム
側のバスサイクル周波数が低いがデータ幅が広いシステ
ムバスを接続し、データの授受を行うときに使用するも
のである。
（従来の技術）
一般に上述のように２種類の異なる仕様のバスを接続す
る場合には次のようにしている。例えば、ｌバイトのデ
ータ幅を有する高いバスサイクル周波数を有する制御バ
スと、４バイトのデータ幅を有し上記の制御バスの局の
周波数のバスサイクル周波数を有するシステムバスとを
接続する場合であって、制御バスからシステムバスにデ
ータを伝送する場合について説明する。この場合におい
ては第５図に示すようにシステムバスは４バイトである
が、制御バスのバイト数に合せて１バイト分のみ使用す
るものとし、制御バスのバスサイクルはシステムバスの
２倍の周波数ではあるが、システムバスの周波数と同一
の周波数でデータを伝送するように制御していた。
る場合には次のようにしている。例えば、ｌバイトのデ
ータ幅を有する高いバスサイクル周波数を有する制御バ
スと、４バイトのデータ幅を有し上記の制御バスの局の
周波数のバスサイクル周波数を有するシステムバスとを
接続する場合であって、制御バスからシステムバスにデ
ータを伝送する場合について説明する。この場合におい
ては第５図に示すようにシステムバスは４バイトである
が、制御バスのバイト数に合せて１バイト分のみ使用す
るものとし、制御バスのバスサイクルはシステムバスの
２倍の周波数ではあるが、システムバスの周波数と同一
の周波数でデータを伝送するように制御していた。
（発明が解決しようとする課題）
ところで、上述した従来のバス接続装置にあってはデー
タの伝送速度は低速のバスにあわせて行なうものとして
いるから、全体としてデータの伝送速度が低くシステム
の処理能力が低いものとなるという問題がある。また、
第５図に示すように、システムバスでデータを伝送する
に際して全く使用しない部分が発生し、この部分を無駄
にしている分、データの伝送時間Ｔが長いものとなり、
この間は他の情報処理装置はシステムバスな使用するこ
とができないという問題がある。
タの伝送速度は低速のバスにあわせて行なうものとして
いるから、全体としてデータの伝送速度が低くシステム
の処理能力が低いものとなるという問題がある。また、
第５図に示すように、システムバスでデータを伝送する
に際して全く使用しない部分が発生し、この部分を無駄
にしている分、データの伝送時間Ｔが長いものとなり、
この間は他の情報処理装置はシステムバスな使用するこ
とができないという問題がある。
そこで、本発明は異なる仕様のバスの間でデータの伝送
を行なうに際して、データの伝送速度を低下させること
のないバス接続装置を提供することを目的とする。
を行なうに際して、データの伝送速度を低下させること
のないバス接続装置を提供することを目的とする。
（課題を解決するための手段）
本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、バスサイクル周波数が高くデータ
幅が狭い制御バス１とバスサイクル周波数が低くデータ
幅が広いシステムバス２とを接続して、制御バス１から
システムバス２ヘデータを送出するバス接続装置におい
て、上記制御バスｌと上記システムバス２との間のバス
サイクル周波数を変換するバスタイミング変換手段３と
、上記制御バス１で使用しているアドレスをシステムバ
ス２が使用しているアドレスに変換するアドレス変換手
段４と、上記アドレス変換手段４で変換したアドレスを
一時格納するアドレスレジスタ５と、制御バス１からの
データをシステムバス２の伝送できるデータ幅だけ一時
格納するデータレジスタ６とを備えたことである。
第１図に示すように、バスサイクル周波数が高くデータ
幅が狭い制御バス１とバスサイクル周波数が低くデータ
幅が広いシステムバス２とを接続して、制御バス１から
システムバス２ヘデータを送出するバス接続装置におい
て、上記制御バスｌと上記システムバス２との間のバス
サイクル周波数を変換するバスタイミング変換手段３と
、上記制御バス１で使用しているアドレスをシステムバ
ス２が使用しているアドレスに変換するアドレス変換手
段４と、上記アドレス変換手段４で変換したアドレスを
一時格納するアドレスレジスタ５と、制御バス１からの
データをシステムバス２の伝送できるデータ幅だけ一時
格納するデータレジスタ６とを備えたことである。
（作用）
本発明によれば、制御バスから高周波数のバスサイクル
で入力されたアドレス、およびデータはそのバスサイク
ルをバスタイミング変換手段でシステムバスのバスサイ
クル周波数に変換されると共に、アドレスはアドレス変
換手段でシステムバスが使用するアドレスに変換される
一方、アドレスレジスタに格納される。一方データはデ
ータレジスタにシステムバスのデータ幅分蓄積され、所
定の数のデータが蓄積された時にシステムバスにアドレ
スレジスタに格納された１つのアドレスを付されてシス
テムバスの伝送データ幅一杯に伝送される。このため制
御バスは伝送するデータのバスサイクルをシステムバス
のバスサイクルにあわせる必要はなく、高速にデータを
伝送することができる。また、システムバスは、バス幅
一杯にデータを伝送することができるから、少ないバス
幅で長時間バスを占有されることなく他のデータ伝送を
行なうことができ、効率よくバスを使用することができ
情報処理装置を高能率なものとすることができる。
で入力されたアドレス、およびデータはそのバスサイク
ルをバスタイミング変換手段でシステムバスのバスサイ
クル周波数に変換されると共に、アドレスはアドレス変
換手段でシステムバスが使用するアドレスに変換される
一方、アドレスレジスタに格納される。一方データはデ
ータレジスタにシステムバスのデータ幅分蓄積され、所
定の数のデータが蓄積された時にシステムバスにアドレ
スレジスタに格納された１つのアドレスを付されてシス
テムバスの伝送データ幅一杯に伝送される。このため制
御バスは伝送するデータのバスサイクルをシステムバス
のバスサイクルにあわせる必要はなく、高速にデータを
伝送することができる。また、システムバスは、バス幅
一杯にデータを伝送することができるから、少ないバス
幅で長時間バスを占有されることなく他のデータ伝送を
行なうことができ、効率よくバスを使用することができ
情報処理装置を高能率なものとすることができる。
以下本発明に係るバス接続装置の実施例を図面に基づい
て説明する。
て説明する。
第２図及び第４図は本発明に係るバス接続装置の実施例
を示すものである。本実施例においてバス接続装置１０
は第２図に示すように、制御バスとして１バイトのデー
タバス１１及びアドレスバス１２と、システムバスとし
て４バイトのアドレスデータバス１３〜１６とをｖｃ続
してなるものである。そして、本実施例において、バス
接続装置１０は制御バス側のアドレスをシステムバスの
アドレスに変換するアドレス変換回路１７と、このアド
レスを一時格納するアドレスレジスタ１８と、制御バス
が伝送したデータを一時格納する４バイト分のデータレ
ジスタ１９〜２２と、両バスのクロックタイミングの差
に基づく補正及び及びアドレス、データの送出タイミン
グ信号の作成を行なうバスタイミング変換回路２３とか
らなる。
を示すものである。本実施例においてバス接続装置１０
は第２図に示すように、制御バスとして１バイトのデー
タバス１１及びアドレスバス１２と、システムバスとし
て４バイトのアドレスデータバス１３〜１６とをｖｃ続
してなるものである。そして、本実施例において、バス
接続装置１０は制御バス側のアドレスをシステムバスの
アドレスに変換するアドレス変換回路１７と、このアド
レスを一時格納するアドレスレジスタ１８と、制御バス
が伝送したデータを一時格納する４バイト分のデータレ
ジスタ１９〜２２と、両バスのクロックタイミングの差
に基づく補正及び及びアドレス、データの送出タイミン
グ信号の作成を行なうバスタイミング変換回路２３とか
らなる。
そして、この例において制御バスのバスタイミング周波
数は、システムバスのバスタイミングの２倍であるもの
としている。
数は、システムバスのバスタイミングの２倍であるもの
としている。
次に本発明に係るバス接続装置の作動を説明する。この
例では第４図に示すように制御バス２０に接続した装置
２１が格納している連続したアドレスのデータをシステ
ムバス２２に接続した装置２３に伝送する場合について
説明する。第３図は上述したバス接続装置の作動状態を
示すタイミングチャートである。制御バス上をアドレス
０のデータ０からアドレス３のデータ３が通常の（高速
の）バスタイミングで伝送される。バス接続装置はこれ
を受けて、アドレス変換装置にょリアドレスの変換を行
なうと共にデータＯ、データ１、データ２、データ３を
夫々に対応するレジスタに格納する。４バイト分のデー
タを格納してこれらのデータを低速のバスに送出するこ
とができるものとなったとき、先程アドレスレジスタに
格納したアドレスを先頭として、データレジスタに格納
したデータ０乃至データ３を低速データバスに通常のバ
スタイミング（低速）で伝送する。
例では第４図に示すように制御バス２０に接続した装置
２１が格納している連続したアドレスのデータをシステ
ムバス２２に接続した装置２３に伝送する場合について
説明する。第３図は上述したバス接続装置の作動状態を
示すタイミングチャートである。制御バス上をアドレス
０のデータ０からアドレス３のデータ３が通常の（高速
の）バスタイミングで伝送される。バス接続装置はこれ
を受けて、アドレス変換装置にょリアドレスの変換を行
なうと共にデータＯ、データ１、データ２、データ３を
夫々に対応するレジスタに格納する。４バイト分のデー
タを格納してこれらのデータを低速のバスに送出するこ
とができるものとなったとき、先程アドレスレジスタに
格納したアドレスを先頭として、データレジスタに格納
したデータ０乃至データ３を低速データバスに通常のバ
スタイミング（低速）で伝送する。
従って本実施例によれば、システムバスに伝送すべきデ
ータを制御バス上を伝送するときには制御バス本来の高
速なバスタイミングで伝送することができるし、またシ
ステムバスにあっては同一量のデータを伝送するに際し
て、広いバス幅中の一部のバス幅のみを使用して長時間
に亙ってデータの伝送を行なうのではなく、バス幅一杯
を使用して短時間でデータの伝送を行なうことができる
ため、バスの空時間において他のデータ伝送を実行する
ことができ、全体として情報処理装置を高能率で運用す
ることができる。
ータを制御バス上を伝送するときには制御バス本来の高
速なバスタイミングで伝送することができるし、またシ
ステムバスにあっては同一量のデータを伝送するに際し
て、広いバス幅中の一部のバス幅のみを使用して長時間
に亙ってデータの伝送を行なうのではなく、バス幅一杯
を使用して短時間でデータの伝送を行なうことができる
ため、バスの空時間において他のデータ伝送を実行する
ことができ、全体として情報処理装置を高能率で運用す
ることができる。
以上説明したように、本発明によればバス接続装置に制
御バスとシステムバスとの間のバスサイクル周波数を変
換するバスタイミング変換手段と、上記制御バスで使用
しているアドレスをシステムバスが使用しているアドレ
スに変換するアドレス変換手段と、上記アドレス変換手
段で変換したアドレスを一時格納するアドレスレジスタ
と、制御バスからのデータをシステムバスの伝送できる
データ幅だけ一時格納するデータレジスタとを備えるも
のとしたから、システムバスに伝送すべきデータを制御
バス上を伝送するときには制御バス本来の高速なバスタ
イミングで伝送することができるし、またシステムバス
にあっては同一量のデータを伝送するに際して、バス幅
一杯を使用して短時間でデータの伝送を行なうことがで
きるため、バスの空時間において他のデータ伝送を実行
することができ、全体として情報処理装置を高能率で運
用することができるという効果を奏する。
御バスとシステムバスとの間のバスサイクル周波数を変
換するバスタイミング変換手段と、上記制御バスで使用
しているアドレスをシステムバスが使用しているアドレ
スに変換するアドレス変換手段と、上記アドレス変換手
段で変換したアドレスを一時格納するアドレスレジスタ
と、制御バスからのデータをシステムバスの伝送できる
データ幅だけ一時格納するデータレジスタとを備えるも
のとしたから、システムバスに伝送すべきデータを制御
バス上を伝送するときには制御バス本来の高速なバスタ
イミングで伝送することができるし、またシステムバス
にあっては同一量のデータを伝送するに際して、バス幅
一杯を使用して短時間でデータの伝送を行なうことがで
きるため、バスの空時間において他のデータ伝送を実行
することができ、全体として情報処理装置を高能率で運
用することができるという効果を奏する。
第１図は本発明の原理図、第２図は本発明に係るバス接
続装置の実施例を示すブロック図、第３図は第２図に示
したバス接続装置の作動を示すタイミングチャート、第
４図は本発明が起用されるデータの伝送の例を示す図、
第５図は従来例の作動を示すタイミングチャートである
。 ｌ・・・制御バス ２・・・システムバス ３・・・バスタイミング変換手段 ４・・・アドレス変換手段 ５・・・アドレスレジスタ ６・・・データレジスタ 運＝口■ 実富吉り１１のｌｌｊ會乃 第３図 デ′−タイ２カ乳４タリ 第 ４ 区
続装置の実施例を示すブロック図、第３図は第２図に示
したバス接続装置の作動を示すタイミングチャート、第
４図は本発明が起用されるデータの伝送の例を示す図、
第５図は従来例の作動を示すタイミングチャートである
。 ｌ・・・制御バス ２・・・システムバス ３・・・バスタイミング変換手段 ４・・・アドレス変換手段 ５・・・アドレスレジスタ ６・・・データレジスタ 運＝口■ 実富吉り１１のｌｌｊ會乃 第３図 デ′−タイ２カ乳４タリ 第 ４ 区
Claims (1)
- 【特許請求の範囲】 バスサイクル周波数が高くデータ幅が狭い制御バス（１
）とバスサイクル周波数が低くデータ幅が広いシステム
バス（２）とを接続して、制御バス（１）からシステム
バス（２）へデータを送出するバス接続装置において、 上記制御バス（１）と上記システムバス（２）との間の
バスサイクル周波数を変換するバスタイミング変換手段
（３）と、 上記制御バス（１）で使用しているアドレスをシステム
バス（２）が使用しているアドレスに変換するアドレス
変換手段（４）と、 上記アドレス変換手段（４）で変換したアドレスを一時
格納するアドレスレジスタ（５）と、制御バス（１）か
らのデータをシステムバス（２）の伝送できるデータ幅
だけ一時格納するデータレジスタ（６）とを備えたこと
を特徴とするバス接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302312A JP2632395B2 (ja) | 1988-12-01 | 1988-12-01 | バス接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302312A JP2632395B2 (ja) | 1988-12-01 | 1988-12-01 | バス接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150949A true JPH02150949A (ja) | 1990-06-11 |
| JP2632395B2 JP2632395B2 (ja) | 1997-07-23 |
Family
ID=17907439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302312A Expired - Lifetime JP2632395B2 (ja) | 1988-12-01 | 1988-12-01 | バス接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632395B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
| JP2011113568A (ja) * | 2009-11-26 | 2011-06-09 | Samsung Electronics Co Ltd | 帯域幅同期化回路及び帯域幅同期化方法とこれを含むデータプロセッシングシステム |
| JP2011118893A (ja) * | 2009-12-01 | 2011-06-16 | Samsung Electronics Co Ltd | 非同期統合アップサイジング回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218074A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 太陽電池の除雪方式 |
-
1988
- 1988-12-01 JP JP63302312A patent/JP2632395B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218074A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 太陽電池の除雪方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
| JP2011113568A (ja) * | 2009-11-26 | 2011-06-09 | Samsung Electronics Co Ltd | 帯域幅同期化回路及び帯域幅同期化方法とこれを含むデータプロセッシングシステム |
| JP2011118893A (ja) * | 2009-12-01 | 2011-06-16 | Samsung Electronics Co Ltd | 非同期統合アップサイジング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2632395B2 (ja) | 1997-07-23 |
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