JPS63300348A - マイクロプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、バスサイクル非同期インク７エースを持つマ
イクロプロセッサシステムに関する。

（従来の技術） 近年、半導体技術の急速な発展によシタモリＬＳＩ　、
高性能周辺ＬＳＩ　（大規模集積回路）及びマイクロプ
ロセッサが安価で供給される様になつた。

これらを機能的に接続することによシ比較的高性能なマ
イクロプロセッサシステムを構築出来る。

上記マイクロプロセッサシステムにおいて、マイクロプ
ロセッサが旧世代から新世代へ置き替わるとき、システ
ムとしての機能およびタイミング、特にシステム／４ス
サイクルのタイミングをいかに守るかが重要な設計課題
となる。これはそれまでに蓄積された多くの入出力デバ
イスをそのまま使用できるかどうかを決定するもので、
一般にはハードウェアの互換性と称されるものである。

（発明が解決しようとする問題点） 通常、マイクロプロセッサが旧世代から新世代へ置き替
わるとき、マイクロプロセッサの処理スピードが遠くな
シ、それに付随してシステムバスサイクルも速くなって
上述したノ・−ドウエアの互換性がとれなくなる。

本発明は上述した事情に基づきなされたものであシ、ハ
ードウェアの互換性を維持するための手段を提供するも
ので、従来のノ・−ドウエアをそのｔま生かして、かつ
新世代のマイクロプロセッサが持つ性能を最大限に引き
出すマイクロプロセッサシステムを提供するものである
。

［発明の構成コ （問題点を解決するための手段） 本発明は、上述した目的を実現するため、マイクロプロ
セッサとこれとはシステムバスを介して接続される複数
の入出力デバイスの間に、上記マイクロプロセッサとは
世代が異なるマイクロプロセッサに適合するバスサイク
ルとのインタフェースを司どる非同期インタフェース回
路を挿入し、この非同期インタフェース回路にマイクロ
プロセッサの動作クロックで授受される信号をバスサイ
クルのり四ツクで同期化し、一方、バスサイクルクロッ
クで授受される信号をマイクロプロセッサクロックで同
期化する機能を持たせた。非同期インタフェース回路は
、バススティタスタイミング回路と、ウェイト制御回路
と、ホールド制御回路と、双方向のアドレスデータバス
トランシーバで構成される。

（作用） 新世代のマイクロプロセッサの動作クロックをＣＬＫＩ
　、旧世代のマイクロプロセッサの動作クロックをＣＬ
ＫＩ　（ＣＬＫＩ　）　ＣＬＫＩ　）とする。上記構成
をとる非同期インタフェース回路の存在によＦ）ＣＬＫ
Ｉとは独立のＣＬＫＩを基準にしたシステムバスサイク
ルのタイミングを実現する。即ち、マイクロプロセッサ
からシステムバスをアクセスするとき、非同期インタフ
ェース回路によりＣＬＫＪに基づいたバス制御用スティ
タスとタイミング信号を作る。

この信号は、バス制御回路へ送られ、ここでシステムバ
スの制御信号が作られる。一方、システムバスのスティ
タス信号は非同期インタフェース回路内でＣＬＫＪのタ
イミングに同期化してからマイクロプロセッサへ送る。

システムバスのデータ及びアドレスの送受についても非
同期インタフェース回路に内蔵された双方向のバストラ
ンシーバによシタイミングの同期化を行なう。

このことＫよ）、ハードウェア互換を１００％保証しつ
つ、新世代マイクロプロセッサの持つ性能をフルに発揮
出来る。

（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において、１は新世代のマイクロプロセッサ、２は
プログラム及びデータを記憶するメモリである。ｌは本
発明により付加される非同期インタフェース回路であり
、その内部構成等詳細は後述する。４はバス制御回路、
５は標準入出力デバイス、６はオプシ盲ン入出力デパイ
スである。上記各入出力デバイス５．６はシステムバス
７を介して非同期インタフェース回路１に共通接続され
る。

尚、バス制御回路４及びシステム／４スフに接続される
入出力デバイス５，６は旧世代マイクロプロセッサを用
いたシステムの構成要素そのものである。参考のため、
第３図に従来例のマイクロプロセッサシステムの構成例
を示した。図中、第１図と同一番号の付されたブロック
は第１図のそれと同じものとする。

第２図は第１図に示した非同期インタフェース回路３の
内部構成を示すブロック図である。図において、３１は
新世代マイクロプロセッサ１と旧世代のノクス制御回路
４の間で、バス・ステータス変換およびタイミング同期
化を行うバス・ステータス・タイミング回路である。３
２はマイクロプロセッサ１のウェイト制御回路、３３は
ホールド制御回路である。３４はアドレス信号を送受す
るアドレスバス・トランシーｚ４．３Ｂハデ一タ信号を
送信するデータバス・トランシーツ量である。

以下、図面を使用して本発明実施例の動作について詳細
に説明する。第３図に旧世代のマイクロプロセッサを用
いたシステムの構成図を示す。同図で破線で囲った部分
は本発明実施例である第１図でのそれと同じものである
。新世代マイクロプロセッサ１は旧世代のマイクロプロ
セッサに比べて高速である。前者での動作クロックをＣ
ＬＫＩ、後者での動作クロックをＣＬＫｊとする。それ
らの周波数はＣＬＫＪ　）　ＣＬＫＩである。ＣＩＸＩ
がＣＬＫｊの整数倍であればＣＬＫＩを分周することに
よシ比較的容易ニ、システムバスサイクルのタイミング
互換性を保つことができる。しかし一般的に、ＣＬＫＪ
は、新世代マイクロプロセッサ１の性能を最大限に引き
出そうとすると、上記条件を満足できない。

そこで非同期インタフェース回路３を設は念。この非同
期インタフェース回路３によＦ）、ＣＬＫＩとは独立の
ＣＬＫＩを基準にしたシステムバスサイクルのタイミン
グを実現できる。

即チ、マイクロプロセッサ１からシステムノ々ス１′ｆ
ｔアクセスするとき、非同期インタフェース回路３によ
りＣＬＫＩにもとづいたバス制御用ステータスとタイミ
ング信号を作る。この信号はバス制御回路４へ送られ、
ここでシステムバス１の制御信号が作られる。一方シス
テムノ々スフのステータス信号は、非同期インタフェー
ス回路３内でＣＬＫＩのタイミングに同期化してから、
マイクロプロセッサ１へ送る。システムバス７のデータ
およびアドレスの送受についても、非同期インタフェー
ス回路３でタイミング同期化を行う。

第２図は非同期インタフェース回路３の内部構成図であ
シ、その動作は以下の通シである。即ち、バス・ステー
タス・タイミング回路３１は、マイクロプロセッサｌか
らのバス・ステータス信号Ｗ／Ｒ＋　、　Ｄ／Ｃす、　
Ｍ／ＩＯ＋　、　ＡＤＳφなどを受けて、ＣＬＫＩ　Ｋ
よるバス・ステータスのデコードを行う。

このデコード結果をＣＬＫＩでタイミング同期化し、従
来ハードウェアであるバス制御回路４に合うバスステー
タス信号ＳＯ＋、Ｓ１Φ、　ｇ／ＩＯφを作る。

ウェイト制御回路３２はバスサイクルが完了するまでマ
イクロプロセッサ１を待九せる制御を行うものである。

システムバス１からのレディ信号’ＢＳＲＤＹφがアク
ティブになると、それをＣＬＫＪで動期化してマイクロ
プロセッサ１へのレディ信号ＣＰＲＤＹすをアクティブ
にする。

ホールド制御回路３３は、ＤＭＡ転送のようにマイクロ
プロセッサｌの動作をホールドし、その間に入出力デバ
イス５．６とメモリ２との間でデータ転送を行う制御を
行うときのタイミング同期化回路である。システムバス
７からのホールド要求ＢＳＨＯＬＤをＣＬＫＪで同期化
して、マイクロプロセッサ１へのホールド要求ＣＰＨ０
ＬＤを作る。一方マイクロプロセッサ１からのホールド
応答ＣＰＨＬＤＡはＣＬＫｊで同期化されて、システム
バス１のホールド応答ＢＳＨＬＤＡとして出力される。

アドレスバス・トランシーツ”　３４　ｔｊＸ方向性テ
マイクロプロセッサ１がシステムバス１をアクセスする
ときは同図で右方向に１一方ＤＭＡ転送の場合は左方向
になる。右方向のときはＣＬＫＩで同期化し、左方向の
ときはＣＬＫＩで同期化する。ここでＢＥ３φ−ＢＥＯ
＋は４バイトのデータ幅の各パイトに対するイネーブル
信号で、システムバスのＡＩ。

Ａ（ＩＩ、ＢＨＥ◆と相互に交換される。又、データバ
ス・トランシーバ３５は双方向性で、マイクロプロセッ
サがシステムバス２上の入出力デバイス５．６へデータ
をライトするとき、またはＤＭＡ転送でメモリ２からデ
ータをリードするとき、またはＤＭＡ転送でメモリ２か
らデータをリードするとき右方向になる。一方、マイク
ロプロセッサ１がシステムバスフ上の入出力デバイス５
，６からデータをリードするとき、またはＤＭＡ転送で
メモリ２ヘデータをライトするとき左方向になる。アド
レスバス・トランシーバ３４と同様、右方向のときはＣ
ＬＫ２で同期化し、左方向のときはＣＬＫＩで同期化す
る。ここで、マイクロプロセッサＩの３２ビツト、デー
タとシステムバスの１６ビツト・データは、バス・サイ
ジング機能によシ相互に変換されるものとする。

［発明の効果コ 以上説明の様に本発明に従えば以下に列挙する効果が得
られる。

（１）　　マイクロプロセッサが変わっても、従来ノ・
−ドウエアをそのまま使用できる。すなわちハードウェ
アの互換性を１００％保証できる。

（２）新世代マイクロプロセッサが持つ性能を最大限に
引き出すことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示し次非同期インタフェース回路の内部構成を示
すブロック図、第３図は従来のマイクロプロセッサシス
テムの構成例を示すブロック図である。 １・・・新世代マイクロプロセッサ、ｌ・・・非同期イ
ンタフェース回路、２・・・システムバス、３１・・・
バススティタスタイミング回路、３２・・・ウェイト制
御回路、３３・・・ホールド制御回路、３４・・・アド
レスバストランシーバ、３５・・・データバストランシ
ーバ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第　２　図

Claims (5)

【特許請求の範囲】
1. （１）マイクロプロセッサと、このマイクロプロセッサ
   とは処理速度が異なるマイクロプロセッサに適合するバ
   スサイクルとのインタフェースを司どる非同期インタフ
   ェース回路を介して複数の入出力デバイスが接続され、
   上記非同期インタフェース回路は上記マイクロプロセッ
   サの動作クロックにて授受される信号をバスサイクルの
   クロックで同期化し、他方、バスサイクルクロックで授
   受される信号をマイクロクロックで同期化する制御回路
   群で成ることを特徴とするマイクロプロセッサシステム
   。
2. （２）上記制御回路群は、少くともマイクロプロセッサ
   からバススティタス信号を受信し、クロック１によるバ
   ススティタスのデコードを行ない、このデコード結果を
   クロック２で同期化し、バススティタス信号とするバス
   スティタスタイミング回路を備えて成ることを特徴とす
   る特許請求の範囲第１項記載のマイクロプロセッサシス
   テム。
3. （３）上記制御回路群は、少くとも、バスを介して得ら
   れるレディ信号をクロック１で同期化し、マイクロプロ
   セッサへ送出すべきレディ信号とするウェイト制御回路
   を備えて成ることを特徴とする特許請求の範囲第１項記
   載のマイクロプロセッサシステム。
4. （４）上記制御回路群は少くとも、バスを介して到来す
   るホールド要求をクロック１で同期化し、マイクロプロ
   セッサへ送出すべきホールド信号とする他、マイクロプ
   ロセッサからのホールド応答をクロック２で同期化しバ
   スへ送出すべきホールド応答信号とするホールド制御回
   路を備えて成ることを特徴とする特許請求の範囲第１項
   記載のマイクロプロセッサシステム。
5. （５）上記制御回路群は、少くともその転送方向により
   、クロック１もしくはクロック２にて同期化し、所望の
   アドレス、データ信号として出力する双方向のバストラ
   ンシーバを備えて成ることを特徴とする特許請求の範囲
   第１項記載のマイクロプロセッサシステム。