JPS61105150A - 情報転送回路 - Google Patents
情報転送回路Info
- Publication number
- JPS61105150A JPS61105150A JP22732184A JP22732184A JPS61105150A JP S61105150 A JPS61105150 A JP S61105150A JP 22732184 A JP22732184 A JP 22732184A JP 22732184 A JP22732184 A JP 22732184A JP S61105150 A JPS61105150 A JP S61105150A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control
- circuit
- information
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報転送回路に関し、特に複数個の制御装置
間でシリアルデータの情報転送を行う回路に関するもの
である。
間でシリアルデータの情報転送を行う回路に関するもの
である。
分散処理等を行うため、複数個の制御装置で異なる処理
を行うことが多い。この場合、第１の制御装置のプロセ
ッサが自分のメモリをアクセスして、その中に必要とす
る情報がないときには、第２のあるいは他の制御装置内
のメモリをアクセスするため、アドレスデータをその制
御装置に転送し、そのメモリから必要な情報を読み取る
方法が提案されている（特願昭５９−１１８１６５号明
細書「メモリアクセス制御方式」参照）。このような場
合、アドレスデータの転送はシリアルに行われる。上記
方法によれば、複数個の制御装置内の各プロセッサは同
一プログラムを実行して、各自のメモリをそれぞれ同一
周期かつ同一タイミングでアクセスし、必要な情報の書
き込み、読み出しを行っている６例えば、２０ビツトの
メモリ・アドレスを使用する場合、その２０ビツトの前
に３ビツトの識別符号を付加し、”ｏｏｏ”ならば自分
のメモリ、”００１”ならば他の制御装置のメモリ、”
０１０”ならばさらに別の制御装置のメモリ等と指定さ
れているので、すべての制御装置のプロセッサは、いま
どこの制御装置から他の制御装置のメモリがアクセスさ
れることを判別できる。
を行うことが多い。この場合、第１の制御装置のプロセ
ッサが自分のメモリをアクセスして、その中に必要とす
る情報がないときには、第２のあるいは他の制御装置内
のメモリをアクセスするため、アドレスデータをその制
御装置に転送し、そのメモリから必要な情報を読み取る
方法が提案されている（特願昭５９−１１８１６５号明
細書「メモリアクセス制御方式」参照）。このような場
合、アドレスデータの転送はシリアルに行われる。上記
方法によれば、複数個の制御装置内の各プロセッサは同
一プログラムを実行して、各自のメモリをそれぞれ同一
周期かつ同一タイミングでアクセスし、必要な情報の書
き込み、読み出しを行っている６例えば、２０ビツトの
メモリ・アドレスを使用する場合、その２０ビツトの前
に３ビツトの識別符号を付加し、”ｏｏｏ”ならば自分
のメモリ、”００１”ならば他の制御装置のメモリ、”
０１０”ならばさらに別の制御装置のメモリ等と指定さ
れているので、すべての制御装置のプロセッサは、いま
どこの制御装置から他の制御装置のメモリがアクセスさ
れることを判別できる。
ところで、従来の方法では、複数個の制御装置間でシリ
アルデータ転送を行う場合、パラレルシリアル変換回路
を送信側に、またシリアルパラレル変換回路を受信側に
、それぞれ設けて１両変換回路を１＝１に接続しなくて
はならない。したがって、複数個の制御装置間で情報転
送を行う場合には、枚数の相手方制御装置ごとに変換回
路を設けるため、変換回路の数が増大し、高価格になる
という欠点がある。
アルデータ転送を行う場合、パラレルシリアル変換回路
を送信側に、またシリアルパラレル変換回路を受信側に
、それぞれ設けて１両変換回路を１＝１に接続しなくて
はならない。したがって、複数個の制御装置間で情報転
送を行う場合には、枚数の相手方制御装置ごとに変換回
路を設けるため、変換回路の数が増大し、高価格になる
という欠点がある。
また、受信側では、シリアルパラレル変換回路の後に、
セレクタ回路とデータ受信方向決定部が設けられている
ので、どの制御装置からデータを受信するかの命令はパ
ラレル変換後に実行され、したがって、セレクタ回路は
パラレルデータ幅の数だけ必要となる。このため、回路
数１回路規模が大となり、転送回路は高価格となる。
セレクタ回路とデータ受信方向決定部が設けられている
ので、どの制御装置からデータを受信するかの命令はパ
ラレル変換後に実行され、したがって、セレクタ回路は
パラレルデータ幅の数だけ必要となる。このため、回路
数１回路規模が大となり、転送回路は高価格となる。
〔発明の目的］
本発明の目的は、このような従来の問題を改善し、マル
チプロセッサ等のように転送相手が複数個存在しても、
レジスタ、カウンタ、変換器等の回路をそれぞれ１個ず
つ設けるのみで、情報転送することができ、回路数、規
模を削減できる情報転送回路を提供することにある。
チプロセッサ等のように転送相手が複数個存在しても、
レジスタ、カウンタ、変換器等の回路をそれぞれ１個ず
つ設けるのみで、情報転送することができ、回路数、規
模を削減できる情報転送回路を提供することにある。
上記目的を達成するため、本発明の情報転送回路は、複
数個の制御装置間でシリアルデータ転送により情報転送
を行う回路において、情報をパラレル・シリアル変換し
た後、他のすべての制御装置に対し同一情報を送出する
送信回路と、どの制御装置からの・データを受信すべき
かを示す制御信号を検出し、該制御信号により指定され
た制御装置の送信回路から送られたシリアルデータ情報
のみを受信して、シリアルパラレル変換する受信回路と
を有することに特徴がある。
数個の制御装置間でシリアルデータ転送により情報転送
を行う回路において、情報をパラレル・シリアル変換し
た後、他のすべての制御装置に対し同一情報を送出する
送信回路と、どの制御装置からの・データを受信すべき
かを示す制御信号を検出し、該制御信号により指定され
た制御装置の送信回路から送られたシリアルデータ情報
のみを受信して、シリアルパラレル変換する受信回路と
を有することに特徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は１本発明の一実施例を示すマルチプロセッサ・
システムのブロック図である。
システムのブロック図である。
第１図において、１−１〜１−４は制御装置、２は情報
転送回路を構成する送信回路、３は同じく受信°回路、
４はプロセッサ、５はプロセッサ４から送信回路２にデ
ータを転送する信号線、６は受信回路３からプロセッサ
４ヘデータを転送する信号線、７は受信回路３に対しど
の制御装置からのシリアルデータを受信するかを指示す
る制御線、８は送信回路に供給するクロック源である。
転送回路を構成する送信回路、３は同じく受信°回路、
４はプロセッサ、５はプロセッサ４から送信回路２にデ
ータを転送する信号線、６は受信回路３からプロセッサ
４ヘデータを転送する信号線、７は受信回路３に対しど
の制御装置からのシリアルデータを受信するかを指示す
る制御線、８は送信回路に供給するクロック源である。
なお、前述のように、各制御装置１−１〜１−４のプロ
セッサ４は同一周期、同一タイミングでメモリをアクセ
スしており、また各制御装置が異なる処理を行っていて
も、メモリアクセスのみは同一プログラムを実行してい
るので、各プロセッサ４は、いまどの制御装置のプロセ
ッサがどのメモリをアクセスしているかを判別できる。
セッサ４は同一周期、同一タイミングでメモリをアクセ
スしており、また各制御装置が異なる処理を行っていて
も、メモリアクセスのみは同一プログラムを実行してい
るので、各プロセッサ４は、いまどの制御装置のプロセ
ッサがどのメモリをアクセスしているかを判別できる。
この判別結果により、他のプロセッサから自分に属する
メモリがアクセスされるときのみ、制御線７のうちの相
手制御装置に対応する信号線をオンにする。
メモリがアクセスされるときのみ、制御線７のうちの相
手制御装置に対応する信号線をオンにする。
例えば、制御袋［１−１から１−２へ情報を転送する場
合は、■−１のプロセッサ４から信号線５を通して、送
信データを送信回路２へ供給する。
合は、■−１のプロセッサ４から信号線５を通して、送
信データを送信回路２へ供給する。
送信回路２は、これにより送信データをシリアルに変換
して、制御袋［１１−２，１−３，１−４へ転送する。
して、制御袋［１１−２，１−３，１−４へ転送する。
制御装置１−２のプロセッサ４からは制御線７を通して
制御装置１−１の情報を受信すべきという制御信号がで
ており、これにより受信回路３は制御袋＠１−１からの
データのみ受信し、パラレルデータに変換し、信号線６
を通しプロセッサ４へ転送する。以上のようにして制御
装置１−１から１−２へのデータ転送が実行される。
制御装置１−１の情報を受信すべきという制御信号がで
ており、これにより受信回路３は制御袋＠１−１からの
データのみ受信し、パラレルデータに変換し、信号線６
を通しプロセッサ４へ転送する。以上のようにして制御
装置１−１から１−２へのデータ転送が実行される。
第２図は本発明の一実施例である情報転送回路のブロッ
ク構成図であって、１−１〜１−４は第１図と同じ制御
装置、１０２は第１図の２と同じ送信回路、２０３は第
１図の３と同じ受信回路、１０４．２０４は第１図の４
と同じプロセッサ。
ク構成図であって、１−１〜１−４は第１図と同じ制御
装置、１０２は第１図の２と同じ送信回路、２０３は第
１図の３と同じ受信回路、１０４．２０４は第１図の４
と同じプロセッサ。
１０５．２０’６，２０７，１０８は第１図の５゜６．
７．８と同じ信号線、制御線、クロック線、１１０．３
１０．４１０はクロック信号送出端子、１２０．３２０
，４２０は同期信号送出端子、１３０．３３０，４３０
はシリアルデータ信号送出端子、２０はバクファレジス
タ、２１はシリアルデータのシフｌ−回数をカウントす
るカウンタ、２２はシフトレジスタ、２１１，２３１，
２４１はクロック信号受信端子、２１２，２３２，２４
２は同期信号受信端子、２１３，２３３，２４３はシリ
アルデータ受信端子、３０〜３８は論理積回路、３９〜
４１は論理和回路、４６はシフトレジスタ、４７はバッ
ファレジスタ、４２〜４４はどの制御信号からデータを
受信するかを示す制御線である。
７．８と同じ信号線、制御線、クロック線、１１０．３
１０．４１０はクロック信号送出端子、１２０．３２０
，４２０は同期信号送出端子、１３０．３３０，４３０
はシリアルデータ信号送出端子、２０はバクファレジス
タ、２１はシリアルデータのシフｌ−回数をカウントす
るカウンタ、２２はシフトレジスタ、２１１，２３１，
２４１はクロック信号受信端子、２１２，２３２，２４
２は同期信号受信端子、２１３，２３３，２４３はシリ
アルデータ受信端子、３０〜３８は論理積回路、３９〜
４１は論理和回路、４６はシフトレジスタ、４７はバッ
ファレジスタ、４２〜４４はどの制御信号からデータを
受信するかを示す制御線である。
第１図と同様に制御装置１−１から１−２へ情報を転送
する場合は、プロセッサ１０４から送信データを信号線
１０５を通して送信回路１０２内のバッファレジスタ２
０ヘセツトする。一方、送イａ回路１０２には、クロッ
ク線１０８を通してシリアルデータ転送用のクロックが
プロセッサｌＯ４から供給され、これは１１０の端子に
出力するとともにカウンタ２１．シフトレジスタ２２に
印加される。バッファレジスタ２０にデータがセットさ
れると、引き続きシフトレジスタ２２ヘデータが転送さ
れ、カウンタ２■がクロック線１０８のクロック数をカ
ウントアツプすると同時にシフトレジスタ２２がシフト
され、シフトアウトされたデータが端子１３０へ出力さ
れる。このとき、カウントアツプと同時に端子１３０に
信号が出力されたという同期信号が端子１２０へ出力さ
れる。
する場合は、プロセッサ１０４から送信データを信号線
１０５を通して送信回路１０２内のバッファレジスタ２
０ヘセツトする。一方、送イａ回路１０２には、クロッ
ク線１０８を通してシリアルデータ転送用のクロックが
プロセッサｌＯ４から供給され、これは１１０の端子に
出力するとともにカウンタ２１．シフトレジスタ２２に
印加される。バッファレジスタ２０にデータがセットさ
れると、引き続きシフトレジスタ２２ヘデータが転送さ
れ、カウンタ２■がクロック線１０８のクロック数をカ
ウントアツプすると同時にシフトレジスタ２２がシフト
され、シフトアウトされたデータが端子１３０へ出力さ
れる。このとき、カウントアツプと同時に端子１３０に
信号が出力されたという同期信号が端子１２０へ出力さ
れる。
一方、制御装置１−２ではプロセッサ２０４からどの制
御装置からのデータを受信すべきかの制御信号が制御線
２０７は出力されており、この制御線２０７は例では４
２，４３．４４の３本の制御線を駆動する信号線となっ
ている。この場合４２〜４３は論理値＃＃ ＯＨｇ、４
４は論理値′″１″となっている。なお、４２〜４３は
本例では３本の線で示しているが、プロセッサ２０４で
２本の線にエンコードし、受信回路２０３内でデコード
してもよいことは明白である。
御装置からのデータを受信すべきかの制御信号が制御線
２０７は出力されており、この制御線２０７は例では４
２，４３．４４の３本の制御線を駆動する信号線となっ
ている。この場合４２〜４３は論理値＃＃ ＯＨｇ、４
４は論理値′″１″となっている。なお、４２〜４３は
本例では３本の線で示しているが、プロセッサ２０４で
２本の線にエンコードし、受信回路２０３内でデコード
してもよいことは明白である。
４２〜４３は制御信号に従い、３０，３３．３６の各論
理積回路が動作し、他の論理積ゲートは動作せず、制御
装置１−１のみからのデータ等が受信される。これによ
り、クロックは１１０，２１１．３０．３９を通してシ
フトレジスタ４６のシフト用端子へ供給され、同期信号
は１２０，２１２．３３．４０を通しシフトレジスタ４
６へ供給され、シフトレジスタ４６のデータのとりこみ
を指示し、シリアルデータは１３０，２１３，３６．４
１を通してシフトレジスタ４６へ伝達され、シフトレジ
スタ４６で論理和ゲート４０．３９の信号をもとにパラ
レルデータに変換され、バッファレジスタ４７に転送さ
れる。バッファレジスタ４７のデータは信号線２０６を
通してプロセッサ２０４へ転送される。
理積回路が動作し、他の論理積ゲートは動作せず、制御
装置１−１のみからのデータ等が受信される。これによ
り、クロックは１１０，２１１．３０．３９を通してシ
フトレジスタ４６のシフト用端子へ供給され、同期信号
は１２０，２１２．３３．４０を通しシフトレジスタ４
６へ供給され、シフトレジスタ４６のデータのとりこみ
を指示し、シリアルデータは１３０，２１３，３６．４
１を通してシフトレジスタ４６へ伝達され、シフトレジ
スタ４６で論理和ゲート４０．３９の信号をもとにパラ
レルデータに変換され、バッファレジスタ４７に転送さ
れる。バッファレジスタ４７のデータは信号線２０６を
通してプロセッサ２０４へ転送される。
ここで、送信回路１０２と受信回路２０３は別 。
個の回路として説明したが、同一回路構成とし。
外部より送信／受信を指示して使用できることは説明す
るまでもない。また、クロックと同期信号を信号伝送路
とは別個の線で供給しているが、これらを信号伝送路中
に含ませ１本とすることも可能である。
るまでもない。また、クロックと同期信号を信号伝送路
とは別個の線で供給しているが、これらを信号伝送路中
に含ませ１本とすることも可能である。
このような構造となっているため、送信回路と受信回路
を制御装置対応にｌ：ｌに設けなくとも情報転送が可能
となり、複数個の制御装置間での情報転送時の金物量を
減少させることが可能となる。
を制御装置対応にｌ：ｌに設けなくとも情報転送が可能
となり、複数個の制御装置間での情報転送時の金物量を
減少させることが可能となる。
以上説明したように、本発明によれば、シリアルデータ
のままで必要な情報を選択でき、かつシフトレジスタ、
カウンタ回路等を転送相手が多数存在しても１個ずつ設
けるのみでよいため、マルチプロセッサ構成にしてプロ
セッサ間で情報転送する場合でも回路数や回路規模を小
さくすることができる。
のままで必要な情報を選択でき、かつシフトレジスタ、
カウンタ回路等を転送相手が多数存在しても１個ずつ設
けるのみでよいため、マルチプロセッサ構成にしてプロ
セッサ間で情報転送する場合でも回路数や回路規模を小
さくすることができる。
第１図は本発明の一実施例を示すマルチプロセッサ・シ
ステムのブロック図、第２図は本発明の一実施例を示す
情報転送回路のブロック図である。 １−１〜ｌ−４二制御装置、４，１０４，２０４：プロ
セッサ、２，１０２：送信回路、３，２０３＝受信回路
、２０．４７：バツフアレジスタ。 ２１：カウンタ、２２，４６：シフトレジスタ。
ステムのブロック図、第２図は本発明の一実施例を示す
情報転送回路のブロック図である。 １−１〜ｌ−４二制御装置、４，１０４，２０４：プロ
セッサ、２，１０２：送信回路、３，２０３＝受信回路
、２０．４７：バツフアレジスタ。 ２１：カウンタ、２２，４６：シフトレジスタ。
Claims (1)
- （１）複数個の制御装置間でシリアルデータ転送にによ
り情報転送を行う回路において、情報をパラレル・シリ
アル変換した後、他のすべての制御装置に対し同一情報
を送出する送信回路と、どの制御装置からのデータを受
信すべきかを示す制御信号を検出し、該制御信号により
指定された制御装置の送信回路から送られたシリアルデ
ータ情報のみを受信して、シリアルパラレル変換する受
信回路とを有することを特徴とする情報転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22732184A JPS61105150A (ja) | 1984-10-29 | 1984-10-29 | 情報転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22732184A JPS61105150A (ja) | 1984-10-29 | 1984-10-29 | 情報転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105150A true JPS61105150A (ja) | 1986-05-23 |
Family
ID=16858970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22732184A Pending JPS61105150A (ja) | 1984-10-29 | 1984-10-29 | 情報転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6485275B1 (en) | 1998-07-02 | 2002-11-26 | Ngk Insulators, Ltd. | Device for discharging raw material-fuel |
-
1984
- 1984-10-29 JP JP22732184A patent/JPS61105150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6485275B1 (en) | 1998-07-02 | 2002-11-26 | Ngk Insulators, Ltd. | Device for discharging raw material-fuel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4390969A (en) | Asynchronous data transmission system with state variable memory and handshaking protocol circuits | |
| US7328399B2 (en) | Synchronous serial data communication bus | |
| US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
| CA1095604A (en) | Computer interface | |
| JPH11149445A (ja) | 送受信兼用のレジスターを持つ直列インターフェース装置 | |
| US4630295A (en) | Low power consumption CMOS shift register | |
| EP0955590B1 (en) | Data interface and high-speed communication using the same | |
| JPS61105150A (ja) | 情報転送回路 | |
| EP0829095B1 (en) | Method and apparatus for reducing latency time on an interface by overlapping transmitted packets | |
| US20030167386A1 (en) | Control chip and method for accelerating memory access | |
| JPS63231665A (ja) | バス有効利用方式 | |
| JPH11122275A (ja) | シリアル通信システム | |
| KR0154486B1 (ko) | 고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로 | |
| KR19980026617A (ko) | 직렬 데이터 통신 시스템 | |
| JPS61270952A (ja) | デ−タ伝送方式 | |
| JP2565768B2 (ja) | シリアルデータ送受信装置 | |
| RU1807495C (ru) | Устройство дл сопр жени процессоров | |
| KR100263670B1 (ko) | 직접 기억 장소 접근 컨트롤러 | |
| JP2949118B1 (ja) | バス通信型エンコーダ装置のエンコーダデータ出力方法 | |
| JPH01103757A (ja) | データ転送装置 | |
| JPH03222543A (ja) | バス転送応答方法 | |
| JPH0736571B2 (ja) | シリアルデ−タの送受信装置 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JP2000224224A (ja) | 電子回路 | |
| JPH07110018B2 (ja) | シリアル通信装置 |