JPH0736571B2 - シリアルデ−タの送受信装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送受信装置を提
供するものであり、特にマイクロプロセッサに好適な装
置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
広報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置は、１フレームのデータビット数の２分
の１以下のビット長を有する定レベル循環型のシフトレ
ジスタと、前記シフトレジスタの循環回数をカウントす
るカウンタと、前記データビット数以上のビット幅を有
するデータバスと、前記データバスとの間で並列データ
が授受され、前記シフトレジスタと前記カウンタの出力
によって選択されたビット位置のデータがシリアル入出
力端子との間で授受されるメモリ手段を備えている。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に富んだ通信装置を実現することができ
る。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子10を介して
送受信クロックが供給される４ビットの定レベル循環型
のシフトレジスタ100と、前記シフトレジスタ100の循環
回数をカウントする２ビットのカウンタ150と、並列デ
ータがマイクロプロセッサのデータバス200との間で授
受され、前記シフトレジスタ100と前記カウンタ150の出
力によってデコードされたビット位置のデータが、シリ
アル入出力端子20との間で授受されるランダムアクセス
メモリ300によって主要部が構成されている。また、前
記シフトレジスタ100の１つのビットと前記カウンタ150
の出力はＤフリップフロップ400のＤ端子に供給され、
前記Ｄフリップフロップ400の出力信号が送受信動作完
了報知端子31に供給されるとともに、ANDゲート401およ
び割り込み出力端子30を介してマイクロプロセッサに対
する割り込み要求信号となるように構成されている。さ
らに、リセット端子40,クリア端子50はマイクロプロセ
ッサのノンラッチ形式の出力ポートに接続されてソフト
ウェアによるリセット信号が供給され、割り込み禁止端
子60と送受信データのフレーム長選択端子70はいずれも
マイクロプロセッサのラッチ形式の出力ポートに接続さ
れてそれぞれソフトウェアによる割り込みコントロール
と割り込みタイミングの切り換えに利用される。また、
前記シリアル入出力端子20に供給される信号はシュミッ
ト形式のインバータ500とインバータ501を介して前記ラ
ンダムアクセスメモリ300のシリアルデータ入力端子310
に印加され、前記ランダムアクセスメモリ300のシリア
ルデータ出力端子320には波形整形用のＤフリップフロ
ップ600のＤ端子が接続され、前記Ｄフリップフロップ6
00の出力信号は３ステートインバータ601を介して前記
シリアル入出力端子20に送出されるように構成されてい
る。一方、前記シリアルクロック端子10に供給されるク
ロック信号とシステムクロック入力端子90に供給される
クロック信号からタイミング信号発生回路700によって
作りだされるタイミング信号が前記ランダムアクセスメ
モリ300のシリアルデータ読み取りクロック入力端子300
と前記Ｄフリップフロップ600のクロック端子に供給さ
れている。なお、ランダムアクセスメモリ300に接続さ
れる送受信切り換え端子80はマイクロプロセッサのラッ
チ形式の出力ポートに接続されてソフトウェアによる送
受信の切り換えに利用され、並列データロード端子81に
はマイクロ命令によるコントロール信号が供給され、プ
ロックセレクト端子82にはランダムアクセスメモリ300
の並列入出力部をアクティブ状態にするためのセレクト
信号が供給される。

以上のように構成された送受信装置について、第１図の
構成図と第２図に示した主要部のタイミングチャートを
もとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形、第２図Ｂはリセット端子40に供給さ
れるリセット信号波形を示したものであり、第２図C,D,
E,Fはそれぞれシフトレジスタ100の第１ビット、第２ビ
ット、第３ビット、第４ビットの出力信号波形を示した
ものであり、第２図C,Hそれぞれカウンタ150の第１ビッ
ト、第２ビットの出力信号波形を示したものであり、第
２図ＩはＤフリップフロップ400の出力信号波形、第２
図Ｊはシリアル入出力端子20に送出されるシリアルデー
タの変化のもよう、第２図Ｋはシリアル入出力端子20に
供給されるデータがランダムアクセスメモリ300に読み
込まれるタイミングを示したものである。

第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめシフトレジスタ100の状態を［000
1］にするとともにカウンタ150およびＤフリップフロッ
プ400をリセットしておき、データバス200からランダム
アクセスメモリ300に対して16ビットまたは８ビットの
送信データを書き込む。続いて、送受信切り換え端子80
のレベルを送信状態に移行させたうえで、シリアルクロ
ック端子10に送信用のクロック信号を供給すればそのリ
ーディングエッジが到来するごとにシフトレジスタ100
の並列出力値が第２図Ｃ〜Ｆに示すように、［1000］，
［0100］，……，［0000］，と変化していき、その出力
値の循環回数をカウントするカウンタ150の出力状態も
第２図G,Hに示すように変化し、それに伴って、Ｄフリ
ップフロップ600のＤ端子に送出されるランダムアクセ
スメモリ300のデータのビット位置も切り換えられてい
く。これによって、タイミング信号発生回路700からＤ
フリップフロップ600に供給されるタイミング信号のリ
ーディングエッジ到来するごとに送信データがシリアル
入出力端子20に送出されていくが、シフトレジスタ100
の並列出力値が［0001］になり、カウンタ150の第１ビ
ットの出力が“0"になると、Ｄフリップフロップ400の
Ｄ端子のレベルが‘1'に移行し、第２図Ｉに示したよう
にシリアルクロック端子10に供給されるクロック信号の
トレイリングエッジにおいてＤフリップフロップ400の
出力レベルが‘1'に移行して割り込み出力端子30に割り
込み要求信号が送出される。その結果、マイクロプロセ
ッサは割り込み処理ルーチンを開始し、必要に応じてデ
ータバス200からランダムアクセスメモリ300に対して16
ビットまたは８ビットの送信データを再び書き込み、続
くデータの送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子70のレベルが‘1'になっているときにはデ
ータを16ビット分送信した時点でＤフリップフロップ40
0の出力が‘1'に移行するが、フレーム長選択端子70の
レベルが‘0'になっているときにはデータを８ビット分
送信した時点でＤフリップフロップ400の出力が‘1'に
移行する。

つぎに、シリアルデータの受信に行うには、あらかじめ
シフトレジスタ100の状態を［0001］にするとともにカ
ウンタ150およびＤフリップフロップ400をリセットして
おき、送受信切り換え端子80のレベルを受信状態に移行
させておけば、シリアルクロック端子10に受信用のクロ
ック信号が供給されると、そのリーディングエッジが到
来するごとにシフトレジスタ100の並列出力値とカウン
タ150の出力が変化していき、それに伴ってシリアル入
出力端子20からランダムアクセスメモリ300に書き込ま
れるデータのビット位置も切り換えられていき、タイミ
ング信号発生回路700からランダムアクセスメモリ300に
供給されるタイミング信号がアクティブ状態になったと
きに選択されたビット位置に受信データが書き込まれて
いく。シフトレジスタ100の並列出力値が［0001］にな
り、カウンタ150の第１ビットの出力が‘0'になると、
送信時と同様に、シリアルクロック端子10に供給される
クロック信号のトレイリングエッジにおいて割り込み出
力端子30に割り込み要求信号が送出される。その結果、
マイクロプロセッサは割り込み処理ルーチンを開始する
ので、この割り込み処理ルーチンによってランダムアク
セスメモリ300からデータバス200を介して並列データを
読み取ればよい。

なお、送信時には３ステートインバータ601の出力側が
シリアル入出力端子20に接続されるが、受信時には切り
離される。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではシフトレジスタとシフトカ
ウンタの両方を必要としていたのに対して、本発明のシ
リアルデータの送受信装置では、わずかに４ビットのシ
フトレジスタ100と２ビットのカウンタ150によって１フ
レームが16あるいは８ビットのシリアルデータを送受信
することができる。すなわち、従来の装置が１フレーム
のビット数と同じビット数のシフトレジスタとシフトカ
ウンタを必要としていたのに対して、本発明の装置では
１フレームで扱うビット数の２分の１以下のビット長を
有する定レベル循環型のシフトレジスタと、前記シフト
レジスタの循環回数をカウントするカウンタによって同
等の動作をさせることができ、それに伴って回路構成が
簡略化されるとともにランダムロジック回路の占める割
合が少なくなり、ワンチップのLSIを構成する際にレイ
アウトを行いやすく、生産工程におけるLSIの検査にも
適している。さらに、送受信データをシフトレジスタを
介することなく、送信時には直接にランダムアクセスメ
モリ300から送出させ、受信時には直接読み込むように
構成しているので、より高速に大量のデータを処理する
こともできる。すなわち、第１図に示した実施例におい
てはランダムアクセスメモリ300の総ビット数は16ビッ
トであるので、送受信するデータの１フレームが８ビッ
ト構成であれば前記ランダムアクセスメモリ300はダブ
ルバッファの機能を有していることになるが、１フレー
ム16ビット構成のデータを送受信する場合にはダブルバ
ッファ機能を有さないので、１フレーム送受信する度に
データバス200との間で並列データを授受する必要があ
る。しかしながら、カウンタ150とランダムアクセスメ
モリ300のビットを増加させることにより容易に多段バ
ッファ構成となり、これによってより多くの情報を一挙
に扱うことができ、高度な通信も可能となる。

なお、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れている。例えば、第１図のシリアルデータ読み取りク
ロック入力端子330のレベル（CK）が‘1'であって、送
受信切り換え端子80のレベル（TX）が‘0'であるとする
と、NORゲート350の出力レベルは‘1'となり、シフトレ
ジスタ100の並列出力とカウンタ150の出力信号が供給さ
れるANDゲート303のレベルもまた‘1'であれば、３ステ
ートインバータ304がアクティブ状態となってシリアル
入出力端子20のデータ（SDA）が第３図のSI端子を介し
てメモリセルに書き込まれる。また、送信状態にあっ
て、送受信切り換え端子80のレベル（TX）が‘1'である
とすると、第１図の３ステートインバータ601の出力側
がシリアル入出力端子20に接続されるので、タイミング
信号発生回路700からＤフリップフロップ600に供給され
るタイミング信号のリーディングエッジにおいて、前記
ANDゲート303を始めとするデコーダによって選択された
ビット位置のメモリセルの出力が第３図のSO端子を介し
て前記シリアル入出力端子20に送出される。さらに、並
列データ書き込み時には３ステートバッファ305がアク
ティブ状態となり、並列データの読み込み時には３ステ
ートインバータ306がアクティブ状態となる。

ところで、第１図のタイミング信号発生回路700はラン
ダムアクセスメモリ300とシリアル入出力端子20の間で
シリアルデータを授受するタイミングを設定するために
用いられているが、その具体的な構成は本発明の本質と
は直接には関係がないので、第４図および第５図にそれ
ぞれ具体的な構成例と入出力信号のタイミングチャート
を示すにとどめる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、１フレームのデータビット数（実施
例においては16または８ビット）の２分の１以下のビッ
ト長（実施例においては４ビット）を有する定レベル循
環型のシフトレジスタ100と、前記シフトレジスタの循
環回数をカウントするカウンタ150と、前記データビッ
ト数以上のビット幅を有するデータバス200と、前記デ
ータバスとの間で並列データが授受され、前記シフトレ
ジスタと前記カウンタの出力によって選択されたビット
位置のデータがシリアル入出力端子20との間で授受され
るメモリ手段（実施例においてはランダムアクセスメモ
リ300を用いているがラッチ形式のメモリであってもよ
い）を備えたことを特徴とするもので、簡単な構成で通
信装置を実現することができるとともに、本発明を適用
することにより、比較的容易に高度の処理が行える通信
装置を得ることもでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はランダムアクセスメモリの構成例
を示した回路結線図、第４図はタイミング信号発生回路
の構成例を示した回路結線図、第５図は第４図の入出力
信号のタイミングチャートである。 20……シリアル入出力端子、100……シフトレジスタ、1
50……カウンタ、200……データバス、300……ランダム
アクセスメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】１フレームのデータビット数の２分の１以
   下のビット長を有する定レベル循環型のシフトレジスタ
   と、前記シフトレジスタの循環回数をカウントするカウ
   ンタと、前記データビット数以上のビット幅を有するデ
   ータバスと、前記データバスとの間で並列データが授受
   され、前記シフトレジスタと前記カウンタの出力によっ
   て選択されたビット位置のデータがシリアル入出力端子
   との間で授受されるメモリ手段からなるシリアルデータ
   の送受信装置。