JPS6379441A - シリアルデ−タの送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送受信装置を提
供するものであり、特にマイクロプロセッサに好適な装
置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭６０−５８４
８２号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献ｌに示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、−度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、送受信クロックが供給される定レ
ベル伝搬型のシフトレジスタと、並列データがデータバ
スとの間で授受され、前記シフトレジスタの出力によっ
て選択されたビット位置のデータがシリアル入出力端子
との間で授受されるメモリからなる通信手段を備えてい
る。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に冨んだ通信装置を実現することができる
。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子１０を介し
て送受信クロックが供給される８ビツトのシフトレジス
タ１００と、並列データがマイクロプロセッサのデータ
バス２００との間で授受され、前記シフトレジスタ１０
０の出力によってデコードされたビット位置のデータが
シリアル入出力端子２０との間で授受されるランダムア
クセスメモリ３００によって主要部が構成されている。

また、前記シフトレジスタ１００の最上位ビット（Ｑ７
）の出力はＤフリップフロップ４００に供給され、前記
Ｄフリップフロップ４００の出力信号がＡＮＤゲート４
１０および割り込み出力端子３０を介してマイクロプロ
セッサに対する割り込み要求信号となるように構成され
ている。さらに、リセット端子４０．クリア端子５０は
マイクロプロセッサのノンラッチ形式の出力ボートに接
続されてソフトウェアによるリセット信号が供給され、
割り込み禁止端子６０はマイクロプロセッサのラッチ形
式の出力ボートに接続されてソフトウェアによる割り込
みコントロールに利用される。なお、ランダムアクセス
メモリ３００に接続される送受信切り換え端子７０はマ
イクロプロセッサのラッチ形式の出力ボートに接続され
てソフトウェアによる送受信の切り換えに利用され、リ
ード／ライト切り換え端子７１にはマイクロ命令による
コントロール信号が供給され、ブロックセレクト端子７
２にはランダムアクセスメモリ３００の並列入出力部を
アクティブ状態にするためのセレクト信号が供給される
。

以上のように構成された送受信装置について、第１図の
構成図と第２図に示した主要部のタイミングチャートを
もとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子ＩＯに供給され
るクロック信号波形を示したものであり、第２図Ｂ、　
　Ｃ，Ｄ、　　Ｅ、　　Ｆ、　Ｇ、　Ｈ，Ｉはいずれも
シフトレジスタ１００の各ビットの出力信号波形を示し
たものであり、第２図Ｊはシリアル入出力端子２０に送
出されるシリアルデータの変化のもようを示したもので
あり、第２図にはＤフリップフロップ４００の出力信号
波形を示したものである。

第１図に示したｇｌによってシリアルデータの送信を行
うには、あらかじめシフトレジスタ１００の状態を［０
００００００１］にするとともにＤフリップフロップ４
００をリセットしておき、データバス２００からランダ
ムアクセスメモＩ７３００に対して８ビツトの送信デー
タを書き込む。続いて、送受信切り換え端子７０のレベ
ルを送信状態に移行させたうえで、シリアルクロック端
子１０に送信用のクロック信号を供給すればそのリーデ
ィングエツジが到来するごとにシフトレジスタ１００の
並列出力値が［１０００００００コ。

［０１００００００１，・・・・・・、　　［００００
００１０］、　　［０００００００１３と変化していき
、それに伴って第２図Ｂ−Ｉに示すように、シリアル入
出力端子２０に送出されるランダムアクセスメモリ３０
０のデータのビット位置も切り換えられていくが、シフ
トレジスタ１００の並列出力値が［０００００００１］
になると、Ｄフリップフロップ４００のＤ端子のレベル
が１”に移行し、第２図Ｋに示したようにシリアルクロ
ック端子１０に供給されるクロック信号のトレイリング
エツジにおいてＤフリップフロップ４００の出力しベル
が１゛に移行して割り込み出力端子３０に割り込み要求
信号が送出される。その結果、マイクロプロセッサは割
り込み処理ルーチンを開始し、必要に応じてデータバス
２００からランダムアクセスメモリ３００に対して８ビ
ツトの送信データを再び書き込み、続く８ビツトのデー
タの送信に備える。

一方、シリアルデータの受信を行うには、あらかじめシ
フトレジスタ１００の状態をｃｏ　ｏ　ｏ　。

０００１）にするとともにＤフリップフロツブ４００を
リセットしておき、送受信切り換え端子７０のレベルを
受信状態に移行させておけば、シリアルクロック端子１
０に受信用のクロック信号が供給されると、そのリーデ
ィングエツジが到来するごとにシフトレジスタ１００の
並列出力値が変化していき、それに伴ってシリアル入出
力端子２０からランダムアクセスメモリ３００に書き込
まれるデータのビット位置も切り換えられていく。

シフトレジスタ１００の並列出力値が［０００００００
１）になると、送信時と同様に、シリアルクロツタ端子
１０に供給されるクロック信号のトレイリングエツジに
おいて割り込み出力端子３０に割り込み要求信号が送出
される。その結果、マイクロプロセッサは割り込み処理
ルーチンを開始するので、この割り込み処理ルーチンに
よってランダムアクセスメモリ３００からデータバス２
００を介して並列データを読み取ればよい。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではシフトレジスタとシフトカ
ウンタの両方を必要としていたのに対して、本発明のシ
リアルデータの送受信装置では、シフトレジスタ１００
の構成を定レベル伝搬型としているので、シフトカウン
タを必要とせず、それに伴って回路構成が筒略化される
とともにランダムロジック回路の占める割合が少なくな
り、ワンチップのＬＳＩを構成する際にレイアウトを行
いやすく、生産工程におけるＬＳＩの検査にも適してい
る。さらに、送受信データをシフトレジスタを介するこ
となく、送信時には直接にランダムアクセスメモリ３０
０から送出させ、受信時には直接読み込むように構成し
ているので、より高速に大量のデータを処理することも
できる。すなわち、ランダムアクセスメモリ３００のア
ドレスを増加させて多段バッファ構成にしておき、その
アドレスの選択をシフトレジスタ１００の最上位ビット
の変化回数をカウントするカウンタによって行うことに
より、より多くの情報を一挙に扱うことができ、高度な
通信も可能となる。

なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている。例えば、第１図のシリアルクロック
端子１０のレベル（ＳＣＫ）が“０°であって、送受信
切りＩＡえ端子７０のレベル（ＴＸ）が“０”であると
すると、ＮＯＲゲート３５０の出力レベルは１゛　とな
り、シフトレジスタ１００の並列出力端子に接続される
ビット選択端子３０３のレベルもまた°１゛であれば、
３ステートインバータ３０４がアクティブ状態となって
シリアル入出力端子２０のデータ（ＳＤＡ）がメモリセ
ルに書き込まれる。また、送信状態にあって、送受信切
り換え端子７０のレベル（ＴＸ）が“１°であるとする
と、３ステートインバータ３５１がアクティブ状態とな
ってビット選択端子によって選択されたメモリセルの出
力が第１図のシリアル入出力端子２０に送出される。さ
らに、並列データの書き込み時には３ステートバフフア
３０５がアクティブ状態となり、並列データの読み込み
時には３ステートインバータ３０６がアクティブ状態と
なる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、シリアルクロック端子ｌＯを介して
送受信クロックが供給される定レベル伝搬型のシフトレ
ジスタ１００と、並列データがデータバス２００との間
で授受され、前記シフトレジスタの出力によって選択さ
れたビ；、　ｌ−位置のデータがシリアル入出力端子２
０との間で授受されるメモリ手段（実施例においてはラ
ンダムアクセスメモリ３００を用いているがラッチ形式
のメモリであってもよい。）を備えたことを特徴とする
もので、簡単な構成で通信装置を実現することができる
とともに、本発明を適用することにより、比較的容易に
高度の処理が行える通信装置を得ることもでき、大なる
効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はランダムアクセスメモリの構成例
を示した回路結線図である。 ２０・・・・・・シリアル入出力端子、１００・・・・
・・シフトレジスタ、２００・・・・・・データバス、
３００・・・・・・ランダムアクセスメモリ。 代理人の氏名　弁理士　中尾敏男　はか１名第２図 に

Claims (2)

【特許請求の範囲】
1. （１）送受信クロックが供給される定レベル伝搬型のシ
   フトレジスタと、並列データがデータバスとの間で授受
   され、前記シフトレジスタの出力によって選択されたビ
   ット位置のデータがシリアル入出力端子との間で授受さ
   れるメモリ手段からなるシリアルデータの送受信装置。
2. （２）リード／ライト切り換え端子とブロックセレクト
   端子を有し、前記ブロックセレクト端子がアクティブ状
   態にされたとき、前記リード／ライト切り換え端子に印
   加されるレベルに応じて並列データがデータバスとの間
   で授受されるランダムアクセスメモリを備えたことを特
   徴とする特許請求の範囲第（１）項記載のシリアルデー
   タの送受信装置。