KR900003592B1 - 메인제어부와 서브제어부간 래치와 직접메모리 억세스 방식을 사용한 프로세서간 통신장치 및 방법 - Google Patents

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Abstract

내용 없음.

Description

메인제어부와 서브제어부간 래치와 직접메모리 억세스 방식을 사용한 프로세서간 통신장치 및 방법
제 1 도는 본 발명에 따른 회로도.
제 2 도는 본 발명에 따른 흐름도 (2a)는 메인 제어부(1)에서 독출시 흐름도, (2b)는 메인 제어부(1)에서 기입시 흐름도, (2c)는 서브 제어부(2)에서 기입/독출시 흐름도.
*도면의 주요부분에 대한 부호의 설명
100,101 : 제 1, 2 래치 102 : 디코더
103, 108 : 디플립플롭 104 : 직접 메모리억세스제어기
105 : 메모리 106 : 중앙처리장치
107 : 3상태버퍼
본 발명은 교환기에 있어서 메인(Main) 제어부와 서브(Sub)제어부 사이에 프로세서(Processor)간 데이타를 주고 받기 위한 통신회로에 관한 것으로, 특히 데이타가 많고 비용이 적게 들며 다른 부분의 성능에 영향이 없는 패스(Pass)를 형성하는 회로 및 방법에 관한 것이다.
종래 메인 제어부와 서브 제어부간의 통신방식은 주로 2가지를 취해왔던 것으로 첫번째 피포(FIFO:First in First out) 방식으로 사용할시 통신하려는 데이타 규격이 클때 현재 이용할 수 있는 칩이 제한되어 있거나 또한 것의 없으며 있다하더라도 가격이 비싼 결점이 있었다.
두번째 방법은 직렬입출력(Serial I/O)에 의한 방법으로서 타이밍 구성이 복잡하고 소프트 제어가 복잡한 문제점이 있었다.
따라서 본 발명의 목적은 메인제어부와 서브 제어부간 즉, 프로세서간 통신을 하기 위해 하드웨어면에서 회로가 간단하고 저가이며 소프트 웨어면에서 제어가 간단한 회로 및 방법을 제공함에 있다.
이하 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명에 따른 회로도로서, 상기 메인제어부(1) 제어신호를 입력하여 디코딩함으로서 상기 제 1, 2래치(100, 101)와 버퍼(107) 및 직접메모리 억세스 제어기(104)의 인에이블 신호를 제어하기 위한 제 1-5제어신호를 발생하는 디코더(102)와, 상기 서브제어부(2)를 프로그램에 따라 제어하기 위한 중앙처리장치(106)와, 상기 중앙처리장치(106)의 데이타버스 및 어드레스버스 신호와 제어신호를 입력하여 메모리(105)를 직접 억세스하고 직접메모리 엑세스 제어기(104)와, 상기 메인제어부(1)의 출력데이타를 입력하여 상기 디코더(102)의 출력인 제 1 제어신호에 의해 송신할 데이타로 래치하는 제 1 래치(100)와, 상기 메인제어부(1)와 직접메모리 억세스제어기(104) 사이에 연결되어 상기 직접 메모리 억세스 제어기(104)의 허용신호를 입력하여 상기 디코더(102)의 출력인 제 2 제어신호에 의해 상기 메모리(105)에 있는 지정된 번지의 내용인 수신데이타를 래치하는 제 2 래치(101)와 상기 디코더(102)의 출력인 제 4-5제어신호를 입력하여 상기 직접메모리 억세스 제어기(104)를 제어하기 위한 디플립플롭(103)와, 수신시 상기 직접메모리 억세스 제어기(104)가 상기 메모리(105)의 지정영역 번지내용을 제 2 래치(101)에 래치시켰는가를 알려주어 버퍼(107)의 채워진 비트로 할당하고 송신시 상기 직접메모리 억세스 제어기(104)가 제 1 래치(100)의 래치 내용을 메모리(105)에 옮겼는지를 알려주어 엠프티비트로 할당하는 디플립플롭(108)과, 상기 메인제어부(1)와 상기 디플립플롭(108) 사이에 연결되어, 상기 디코더(102)의 출력인 제 3 제어신호에 의해 송수신데이타가 벨리드한가를 체크하기 위한 3상태 버퍼(107)로 구성된다.
제 2 도는 본 발명에 따른 흐름도로서 (2a)는 메인제어부(1)에서 독출시흐름도이고, (2b)는 메인제어부(1)에서 기입시 흐름도이며, (2c)는 서브 제어부(2)에서 기입/독출시 흐름도이다.
따라서 본 발명의 일실예를 상술한 제 1 도 내지 제 2 도를 참조하여 상세히 기술하면 메인제어부(1)의 제어 신호를 입력하는 디코더(102)는 디코딩하여 제 1-5 제어신호를 출력한다.
메인 제어부(1)에서 서브 제어부(2)로 데이타를 보낼때 데이타를 상기 디코터(102)의 출력인 제 1 제어신호에 의해 상기 메인제어부(1)의 출력데이타가 제 1 래치(100)에 래치되면서 직접메모리 억세스 제어기(104)에 직접메모리 억세스 요구를 한다.
서브 제어부(2)의 중앙처리장치(106)가 정상동작을 하면서 버스사이클 사이에 직접 메모리 억세스 제어기(104)에서는 직접 억세스 허용 신호와 동시에 제 1 래치(100)에 래치된 데이타가 직접 메모리 억세스 제어기(104)에서 지정된 번지로 메모리(105)에 전송되어 메인 제어부(1)에서 보낸 데이타가 메모리(105)에 기록된다.
메인제어부(1)에서 서브 제어부(2)의 내용을 독출할때는 독출신호와 함께 직접 억세스 제어기(104)의 다른 채널로 직접 메모리 억세스 요구를 한다.
직접 메모리 억세스 제어기(104)에서는 직접 메모리 억세스 허용신호와 동시에 메모리(105)에 있는 지정된 번지의 내용을 상기 디코더(102)의 출력인 제 2 제어신호에 의해 제 2 래치(101)에 래치시킨다.
메인 제어부(1)는 다음 주기에서 데이타를 독출한다. 서브제어부(2)가 메인 제어부(1)에 데이타를 보낼때는 메모리(105)의 지정된 영역에 기입한다. 독출할때는 메모리(105)의 지정된 영역을 독출한다.
디플립플롭(103)은 상기 디코더(102)의 출력인 제 4-5 제어신호에 의해 직접 메모리 억세스 제어기(104)에 직접 메모리 억세스를 요구하기 위해 필요한 것이고 3상태 버퍼(107), 디플립플롭(108)은 메인제어부(1)에서 기입/독출시 서브제어부(2)의 상태를 체크하기 위한 것으로 기입시 제 1 래치(100)의 풀(Full)상태, 독출시 제 2 래치(101)의 엠프티(Empty) 상태를 나타낸다.
상기 동작을 제 2 도의 흐름도에 의거하여 설명하면 제 2 도에서 3상태 버퍼(107)와 디플립플롭(108)의 관계는 디플립플롭(108)에 직접 메모리 억세스 제어기(104)의 동작상태 완료후 그 동작완료 즉 제 1 래치(100)의 데이타를 메모리(105)에 옮기거나 메모리(105)의 내용을 제 2 래치(101)에 옮기고나서 그 결과를 디플립플롭(108)에 래치시켜 3상태버퍼(107)를 통해 메인제어부(1)에서 그 상태를 독출할 수 있게 되어 있다.
먼저 제 2 도(2a)에서 독출과정을 살펴보면 메인제어부(1)는 (A)단계에서 디코더(102)의 제 3 제어 신호에 의해 3상태버퍼(107)의 출력데이타를 리드한후 (B)단계를 수행한다.
상기 (B)단계에서는 상기 3상태버퍼(107)에서 앰프티 상태인가를 체크하여 엠프티상태이면 독출할 데이타가 없으므로 다시 (A)단계를 수행하고 엠프터 상태가 아니면 (C)단계에서 메인제어부(1)는 메모리(105)에서 출력되는 제 2 래치(101)에 래치된 데이타를 독출하게 된다.
제 2 도 (2b)에서 데이타를 기입하는 과정을 살펴보면 메인제어부(1)는 D단계에서 디코더(102)의 제 3 제어 신호에 의해 3상태버퍼(107)에서 풀상태의 유무를 체크한후 (E)단계를 수행한다.
상기 (E)단계에서는 3상태 버퍼(107)에서 풀 상태인가를 체크하여 푸 상태이면 데이타를 기입하지 못하므로 다시 (D)단계를 수행하고 풀 상태가 아니면 (F)단계를 수행한다.
상기 (F)단계에서는 메모리(105)가 엠프티상태이므로 제1래치(100)에 래치된 데이타를 메모리(105)에 기입한다,
제 2 도 (2C)에서 데이타 기입/독출시 인에이블 신호설정 및 통신패스를 설정하는 과정을 살펴보면 서브제어부(1)는 (G)단계에서 초기치 설정시 디플립플롭(108)은 제 1 래치(100)가 풀이 아니고 제 2 래치(101)가 엠프티가 되도록 설정하고 직접 메모리 억세스제어기(104)의 채널 "
Figure kpo00001
"는 제 1 래치(100)에서 메모리(105)로 데이타를 옮기는 모드로 설정하고 채널 "1"은 메모리(105)에서 제 2 래치(101)로 옮기는 모드로 설정한 후 H단계를 수행한다.
상기 (H)단계에서는 메모리(105)의 영역은 메인제어부(1)의 송수신할 데이타 양에 따라 특정 영역을 지정한다. 서브 제어부(2)는 메인 제어부(1)에 송수신할 데이타를 특정 영역에 포인터를 증가시키면서 독출, 또는 기입하면 된다.
상술한 바와 같이 메인 제어부와 서브 제어부간의 통신에서 하드웨어가 간단하고 소프트웨어의 제어가 단순하므로 처리속도 및 원가절감 할 수 있는 이점이 있다.

Claims (2)

  1. 메인제어부(1)와 서브제어부(2)간의 통신회로에 있어서, 상기 메인제어부(1) 제어신호를 입력하여 디코딩하므로서 상기 제 1, 2 래치(100, 101)와 버퍼(107) 및 직접메모리 억세스 제어기(104)의 인에이블 신호로 제어하기 위한 제 1-5제어신호를 발생하는 디코더(102)와, 상기 서브제어부(2)를 프로그램에 따라 제어하기 위한 중앙처리장치(106)와, 상기 중앙처리장치(106)의 데이타버스 및 어드레스버스 신호와 제어신호를 입력하여 메모리(105)를 직접억세스하는 직접메모리 억세스 제어기(104)와, 상기 메인제어부(1)의 출력데이타를 입력하여 상기 디코더(102)의 출력인 제 1 제어신호에 의해 송신할 데이타로 래치하는 제 1 래치(100)와, 상기 메인제어부(1)와 직접메모리 억세스제어기(104) 사이에 연결되어 상기 직접메모리 억세스 제어기(104)의 허용 신호를 입력하여 상기 디코더(102)의 출력인 제 2 제어신호에 의해 상기 메모리(105)에 있는 지정된 번지의 내용인 수신데이타를 래치하는 제 2 래치(101)와, 상기 디코더(102)의 출력인 제 4-5제어신호를 입력하여 상기 직접 메모레 억세스 제어기(104)를 제어하기 위한 디플립플롭(103)와, 수신시 상기 직접메모리 억세스 제어기(104)가 상기 메모리(105)의 지정영역 번지 내용을 제 2 래치(101)에 래치시켰는가를 알려주어 버퍼(107)의 채워진 비트로 할당하고 송신시 상기 직접메모리 억세스 제어기(104)가 제 1 래치(100)의 래치 내용을 메모리(105)에 옮겼는지를 알려주어 풀비트를 할당하는 디플립플롭(108)과, 상기 메인제어부(1)와 상기 디플립플롭(108) 사이에 연결되어, 상기 디코더(102)의 출력인 제 3 제어신호에 의해 송수신데이타가 벨리드 한가를 체크하기 위한 3상태 버퍼(107)로 구성함을 특징으로 하는 메인제어부와 서브제어간 래치와 직접메모리 억세스 방식을 이용한 프로세서간 통신회로.
  2. 프로세서간 데이타 통신 방법에 있어서, 상기 메인제어부(1)에서 독출시 제 2 래치(101)에 데이타의 채원진 상태를 체크하여 채워진 유무에 따라 수신하는 제 1 과정(A, B, C)과, 상기 메인제어부(1)에서 기입시 제 1 래치(100)에 데이타의 채워진 상태를 체크하여 채워진 유무에 따라 송신하는 제2과정(D, E, F)과, 상기 제 1-2과정 수행시에 상기 서브제어부(2)가 제 1,2 래치(100, 101)의 인에이블 상태를 설정하는 제 3 과정(G)과, 상기 제 3 과정 수행후 채널을 지정하여 메모리(105)와 상기 제 1, 2 래치(100, 101)간의 통신패스를 설정하는 제 4 과정(H)으로 이루어짐을 특징으로 하는 메인제어부와 서브제어부간 래치와 직접메모리 억세스방식을 이용한 프로세서간 통신방법.
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