KR880008570A - 메인제어부와 서브제어부간 래치와 직접 메모리 억세스방식을 사용한 프로세서간 통신장치 및 방법 - Google Patents

메인제어부와 서브제어부간 래치와 직접 메모리 억세스방식을 사용한 프로세서간 통신장치 및 방법 Download PDF

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내용 없음.

Description

메인제어부와 서브제어부간 래치와 직접 메모리 억세스방식을 사용한 프로세서간 통신장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로도.

Claims (2)

  1. 메인 제어부와 서브 제어부간의 통신회로에 있어서, 송신할 데이타를 래치하는 제1래치(100)와, 수신할 데이타를 래치하는 제2래치(200)와, 송수신시 송수신 데이타가 벨리드한가를 체크하기 위한 버퍼(107)와, 서브 제어부를 프로그램에 따라 제어하기 위한 중앙처리장치(106)와, 송수신할 데이타를 저장하는 메모리(105)와, 상기 중앙처리장치(106)에 정지 요구로 버스 제어권을 얻어 직접 상기 메모리(105)를 억세스하는 직접 메모리 억세스 제어기(104)와, 메인 제어부(1) 제어신호에 의해 상기 제1,2래치(100,101)와 버퍼(107) 및 직접 메모리 억세스 제어기(104)의 인에이블을 제어하기 위한 디코더(102)와, 상기 디코더(102)의 출력에 따라 상기 직접 메모리 억세스 제어기(104)를 제어하기 위한 디플립플롭(103)와, 수신시 상기 직접 메모리 억세스 제어기(104)가 상기 메모리(105)의 지정영역 번지내용을 제2래치(101)에 래치시켰는가를 알려주기 위한 것으로 상기 버퍼(107)의 채워진 비트로 할당하고 송신시 상기 직접 메모리 억세스 제어기(104)가 제1래치(100)의 래치내용을 메모리(105)에 옮겼는지를 알려주는 것으로 풀 비트를 할당하는 디플립플롭(108)으로 구성함을 특징으로 하는 메인 제어부와 서브 제어간 래치와 직접 메모리 억세스 방식을 이용한 프로세서간 통신회로.
  2. 프로세서간 데이타 통신방법에 있어서, 기입/독출시 서브 제어부(2)의 상태를 체크하기 위한 것으로 기입시 제1래치(100)의 풀(Full)상태, 독출시 제2래치(101)의 채워진 상태를 나타낸다.
    상기 동작을 제2도의 흐름도에 의거하여 설명하면 제2도에서 3―스테이트버터(107)와 디플립플롭(108)의 관계는 디플립플롭(108)에 직접 메모리 억세스 제어기(104)의 동작상태 완료후 그 동작완료 즉 제1래치(100)의 데이타를 메모리(105)에 옮겨지거나 메모리(105)의 내용을 제1래치(100)의 데이타를 메모리(105)에 옮기거나 메모리(105)의 내용을 제2래치(101)에 옮기고나서 그 결과를 디플립플롭(108)에 래치시켜 버퍼(107)를 통해 메인 제어부(1)에서 그 상태를 독출할 수 있게 되어 있다.
    메인 제어부(1)에서 독출시 제2래치(101)가 채워있는가를 체크하기 위해 버퍼(107)의 풀 비트를 체크하여 채워 메인 제어부에서 독출시 수신 래치에 데이타의 채워진 상태를 체크하여 채워진 유무에 따라 수신하는 제1과정과, 메인 제어부에서 기입시 송신 래치에 데이타의 채워진 상태를 체크하여 채워진 유무에 따라 송신하는 제2과정과, 서브 제어부에서 기입/독출시 송수신 래치의 인에이블 상태를 설정하는 제3과정과, 채널을 지정하여 메모리와 상기 송수신 래치간의 통신 패스를 설정하는 제4과정으로 이루어짐을 특징으로 하는 메인 제어부와 서브 제어부간 래치와 직접 메모리 억세스 방식을 이용한 프로세서간 통신방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860011360A 1986-12-27 1986-12-27 메인제어부와 서브제어부간 래치와 직접메모리 억세스 방식을 사용한 프로세서간 통신장치 및 방법 KR900003592B1 (ko)

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