JPS63215134A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多回線を時分割く走査してデータ送−受信を
行なう通信制御装置に係シ、特く全二重回線の場合に効
率良くデータ送受信を行なわせる通信制御装置に関する
。

〔従来の技術〕

従来、複数の回線を走査することくよってデータの送受
信を行なう方式としては、特公昭５５−５７４３回線走
査方式に記載されているもの等がある。

この方式によれば各回線から転送されてくるビットを１
文字にアセンブルして組立て、回線対応に保有する回線
制御語メモリのアセンブリ・バッファ領域に組立てられ
た文字をセットし、あわせて１文字組立て完了時、これ
を示すフラグ・ビットを立てる。一方処理回路装置側で
は回線制御語メモリ上のフラグ・ビットを回線ごとに走
査して行き、文字組立てが完了していない回線について
はフラグ・ビットを調べるだけで次の回線に移シ、文字
組立てが完了している回線について当該文字が上位のデ
ータ処理袋［１１に転送すべきものであれば該文字を転
送する処理を行なった後火の回ＴｓＫ移る。送信は、こ
の逆の動作になる。っまシ処理回路装置側は回線制御語
メモリを回線ごとに走査して行き、以前に回線制御語メ
モリのバッファ領域に転送した文字の回線への送出が完
了したことを示すフラグ・ビットを調べる。このフラグ
・ビットが完了を示し、かつ続けて送信子べきデータが
あれば、次の文字を転送する処理を行なった後火の回線
を調べる。

この方式の場合、半二重回線では１つの回線割竹なうこ
とＫよりデータの送受信動作を行う。

〔発明が解決しようとする問題点〕

上記従来技術では、全二重回線の場合、半二重２回線分
の回線制御語を用い、２回線分のタイムスロットで調べ
ることＫよシ送受信動作が行われる。つまシ、１方のタ
イム・スロットで受信用の回線制御語を調べ、他方のタ
イム・スロットで送信゛用の回線制御語を調べる。した
がって、全二重回線の処理は半二重回線の処理の２倍の
時間がかかる。この結果、当該装置で高速回線をサポー
トする場合、回線速度を同一とすると全二重回線は半二
重回線の半分の回線数しか処理できないという問題点が
あった。

また、受信側の状態によシ送信側を制御したい場合には
、受信側と送信側との間の連絡をとるための特別のハー
ドウェアを必要とする問題点があった。

本発明の目的は、これらの問題を解決する回線制御方式
を提供することにある。

〔問題点を解決するための手段〕

上記目的は、１つの全二重回線に割シ当てられたタイム
スロット内で送信制御情報と受信制御情報とをともに含
む単一の回線制御語を読み出してデータ送信動作とデー
タ受信動作とを同時に行なう回線制御方式によりて達成
される。

〔作用〕

１回線分のタイムスロット中釦、当該回線の回線制御語
において送信に関する情報と受信に関する情報の両方を
調べ、所要の処理を行なう。これによって、全二重回線
においても半二重回線と同一の走査で処理が行なえるよ
うになる。したがって装置全体としては、全二重回線と
半二重回線で同一の回線速度及び回線数の処理をできる
ことになる。

〔実施例〕

以下、本発明の一実施例について図面を用いて説明する
。

第１図は本発明の回線制御方式の一実施例構成を示す構
成図である。第１図において、１は回線制御部、２は回
線接続部、３ａ〜３ｎは回線対応部である。全二重デー
タ回線４ａ〜４ｎは各々、回線対応部５ａ〜５０に接続
されている。回線接続部２円には各回線対応に回線メモ
リ６ａ〜６ｎが有る。回線制御部１内には回線制御語が
格納されたメモリ７を有する。回線制御語は各回線の動
作に関する情報をもつ。また、回線制御部１には、送受
信データを格納するための共通バッファメモリ５が接続
されている。

回線制御部１と回線接続部２は、回線番号を表示する信
号線１０、フラグを報告する信号［１１、送信データを
転送する信号線１２及び受信データを転送する信号線１
３を介して接続されている。

回線接続部２と回線対応部３ａ〜３ｎは全ての回線対応
部を通じて共通な回線対応部選択嶽２ｏとデータバス２
１、及び各口線対応部に個別な送信データ要求ｌ１１２
２ａ　〜２２ｎと受信データ要求＠　２３ａ　〜２３ｎ
とを介して接続されている。

°回線メモリ６ａ〜６ｎは各々、送信データ格納エリア
３１ａ〜５１ｎ１党便データ格納エリア５２３〜３２ｎ
及び各エリアにデータが入っているか否かを示す送信デ
ータ有を示す７ラグビツト５５ａ〜５３ｎ、受信データ
有を示すフラグビット３４ａ〜３４ｎとから構成されて
いる。

データ受信の場合、回線からビットシリアルで入ってき
たデータは回線対応部３で文字に組立てられる。１文字
分のデータが組立てられると、回線対応部３は受信デー
タ要求線２３ａないし２３ｎをアクティブにして回線接
続部２にデータ゛の取込みを要求する。回線接続部２は
、受信データ要求線２５がアクティブになった回線対応
部３を回線対応部選択線２２を介して選択し、データを
取込んで当該回線に対応する回線メモリ６ａないし６ｎ
の受信データ格納エリア３２ａないし３２ｎ　ｆｃ　Ｉ
Ｆ込む。同時に対応する受信データ有を示すフラグピッ
）　５４ａないし３４ｎを“１゛にセットする。回線対
応部５はデータが回線接続部２に取込まれると、次の要
求に備えて受信データ要求線２５をリセットする。

回線制御部１は時分割に回線メモ１７６ａ〜６ｎを走査
して受信データ有を示すフラグビット５４ａ〜３４ｎの
値を調べる。回線番号を表示する信号線１０は現在走査
している回線番号を示すのに用いられる。フラグビット
の値は信号線１１を用いて回線制御部ＩＫ知らされる。

ここで、受信データ有を示すフラグビット３４の値が１
′であれば、当該受信データ格納エリア３２の内容を信
号線１３を介して回線制御部１に転送し、共通バックア
メモリ５に書き込む。同時に、送信データ有を示すフラ
グビット３４をＯ’にリセットする。

データ送信の場合、回線制御部１は時分割に回線メモリ
６ａ〜６ｎを走査して、送信データ有を示すフラグピッ
）　３．５ａ〜３３ｎの値を調べる。信号線１０は現在
走査している回線番号を示すのに用いられる。フラグビ
ットの値は信号線１１を用いて回線制御部に知らされる
。ここで、送信データ有を示すフラグビット５３の値が
０゛であれば、共通バックァメモリ５の内容を読み計し
、信号線１２を介して回線接続部２に転送し、回線メモ
リ６内の送信データ格納エリア３１に誉き込む。同時に
、送信データ有を示すフラグビット３５を’１’　Ｋセ
ットする。

回線対応部３は回線に送るべきデータが無くなると、送
信データ要求線２２ａないし２２ｎをアクティブにして
回線接続部２に次のデータの設定を要求する。回線接続
部２は、送信データ要求線２２がアクティブになった回
線対応部３を回線対応部選択線２０によυ選択し、当該
回線に対応する回線メモリ６内の送信データ格納エリア
３１の内容をデータバス２１を介して設定する。この処
理と同時に、送信データ有を示すフラグビット３６を０
゛にリセットする。回線対応部５はデータが設定される
と、送信データ要求ａ２２をリセットする。回線対応部
３に設定されたデータはビットシリアルに分解され回線
に送出される。

第２図にメモリ７に格納される回線制御語のフォーマッ
トを示す。１回線分の回線制御語は図に示されるように
、コントロール部４１、送信バッファポインタ４２及び
受信バッファポインタ４６から構成される。コントロー
ル部４１には当該回線の属性あるいは動作状態を示す情
報が入っている。送信バッファポインタ４２及び受信バ
ッファポインタ４３は各々、共通バッファメモリ５上の
送信バッファ及び受信バッファのアドレスを示す。コン
トロール部４１は送信と受信に共通である。

第３図に、回線制御部１の詳細な構成を示す。

ただし、本発明の回線制御方式に直接関係ない部分は省
略しである。第５図において、５１．５２ａ、５２ｂは
回線制御語を格納するメモリ７の一部である。

第２図に示されるコントロール部４１はメモリ５１に格
納されておシ、送信バッファポインタ４２及び受信バッ
ファポインタ４３は各々メモリ５２ａ、　５２ｂに格納
されている。５３はメモリ５１の読出しレジスタ、５４
はメモリ５２ａ　、　５２ｂの読出しレジスタである。

５０は回線番号を発生する走査カウンタであシ、このカ
ウンタの出力に従って各回線を次々と走査し処理して行
く。

ある回線のタイムスロットにおいて、走査カウンタ５０
かも出力された回線番号が信号線１０を介して回線接続
部２に送られる。これにより、回線接続部２は当該回線
に対応する回線メモリ６の内容を読み出し、送信データ
有を示すフラグビット３５及び受信データ有を示すフラ
グビット３４を信号線１１にのせる。一方、走査カウン
タ５０の出力はメモリ５１　、５２ａ、　５２ｂのメモ
リアドレスとなり、当該回線に対応したメモリ７内の回
線制御語がレジスタ５３．５４に読み出される。

フラグを報告する信号線１１の内容とレジスタ５６の内
容が制御論理５５に入力されることにより以下に述べる
処理が実行される。すなわち回線制＃邪１から回線接続
部２にデータを転送するのであれば、レジスタ５４の内
容で示される共通バッファメモリ５のアドレスのデータ
が共通メモリ読出しレジスタ６０を介し、信号線１２を
通して回線接続部２に転送されるという動作を行なう。

逆に、回線接続部２から回線制御部１に受信データを転
送するのであれば、信号線１３を通し共通メモリ書込み
レジスタ６１に送られてきたデータが、レジスタ５４の
内容で示される共通バッファメモリ５のロケ−シランに
誉き込まれるという動作を行なう。また回線制御語のコ
ントロール部４１に示される値によっては、上位のプロ
セッサ（本図には示されていない）に割込み信号＠５７
を介して割込むという動作を行なう場合もある。

上記処理の結果として、回線制御語のコントロール部４
１の内容を制御論理５５によシ更新してメモリ５１に格
納する。また、共通バッファメモリ５へのデータの読み
書きを行なったのであれば、ポインタ更新論理５６によ
り送信バッファポインタ４２及び受信バッファポインタ
４６の値を＋１してメモリ５２ａ及び５２ｂに格納する
。

第４図は、ある回線に対する１タイムスロツト中の各部
の動作を示すタイミングチャートである。

図中Ｒはメモリからの読み出し動作なＷはメモリへの葺
き込み動作を示す。走査カウンタ１５０が回線番号りを
示す信号を出力すると、この信号は信号Ｍ１０を介して
回線接続部２へ伝えられる。これとともにメモリ５１お
よびメモリ５２ａの内容が読み出され、これらがそれぞ
れレジスタ５３、レジスタ５４に設定される。回線制御
部１は信号線１１を介してフラグビット５３およびフラ
グビット３４を受は取る。一方レジスタ５４内の送信バ
ッファポインタ４２によって共通バッファメモリ５が読
み出され、送信データがレジスタ６０に設定されると、
制御論理５５の制御によシ信号機１２を介して回線接続
部２へ転送される。更新された送信バッファポインタ４
２がメモリ５２ａに書き込まれた後、メモリ５２ｂノ内
容が読み出され、これがレジスタ５４に設定される。回
線制＃部１は信号＃１６を介してレジスタ６１に受信デ
ータを受けとるので、レジスタ５４の内容をアドレスと
して共通バッファメモリ５がアクセスされ、レジスタ６
１の内容か共通バッファメモリ５に書き込まれる。その
後メモリ５２ｂＫ更新された受信バッファポインタ４３
が書き込まれ、またメモリ５１に更新されたコントロー
ル部４１が書き込まれてこのタイムスロットを終了する
。次に走査カウンタ５０は↓＋１に更新されて回線番号
Ａ＋１の回線について上記動作を繰シ返丁。ただし上記
フラグが送信データまたは受信データを要求していない
ときにはそれぞれメモリ５２ａまたはメモリ５２ｂの更
新を行わない。

本実施例においては、回線制御語を格納するメモリ７の
アクセスにおいて、送信バッファポインタ４２と受信バ
ッファポインタ４３を２回のメモリサイクルで別々にア
クセスすることによシ、読み書きデータ幅の狭まいメモ
リ７０使用を可能にしている。しかしながら、メモリの
読み書きデータ幅を広くして１回のメモリサイクルで送
信バッファポインタ４２と受信バッファポインタ４３を
同時にアクセスしてもかまわない。

なお回線接続部２０機能を回線対応部３に移し回線対応
部３で回線メモリ６を保有し、上記処理を行ってもよい
。

以上のように、全二重回線においては、当該回線に与え
られた１回のタイムスロット中に送信及び受信の両方に
関する処理を行なう。半二重回線の場合には、１回のタ
イムスロット中に送信あるいは受信のどちらか一方に関
する処理のみを行なうことになる。走査カウンタ５０の
出力を変えて、上記処理を逐次実行していくことによ）
、複数回線の制御か行なえる。

本実施例では、１回のタイムスロットで送イＫ及び受信
の両方に関する処理を行なっているわけであるが、どち
らか一方しか行なわない場合に比べて１回のタイムスロ
ットが長くなることはない。

なぜなら、回線制御部１と回線接続部２の間の信号線は
送信に関するものと受信に関するものを別々に分けてお
シ、また、各部の論理も送信と受信で独立に動作するか
らである。バッファポインタの読出し及び書込みは、回
線料一部１と回線接続蔀２との間のデータ転送と並列処
理できるため、送ｇバッファポインタ４２と受信バッフ
ァポインタ４３を２回のメモリサイクルで分けてアクセ
スすることによる影響は無い。

本実施例によれば、全二重回線の制御と半二重回線の制
御とを同一のタイムスロット時間で行なうことができる
。また、１個の回線制御語に送受信両方に関する情報を
含んでいろため、エコーパック等、送受信で同期を取っ
て行なう処理が特別なハードウェアを必要とせず、容易
く行なえる。

〔発明の効果〕

本発明によれば、複数の全二重回線を時分割に走査して
処理する場合において、各回線に与えられた１回のタイ
ムスロットの中で送受信両方の動作を行なうことができ
るため、全二重回線と半二重回線は同一の回線速度及び
回線数の処理が可能である。また、１個の回線制御語に
送受信両方の動作に関連する情報を含むため、送受４ｇ
で同期を取って行なう処理が送受間で連絡をとるための
Ｉ・−ドウェアを必要とせず容易に行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例構成を示す構成図、第２図は
第１図に示される回線制御語のフナ−マット図、第３図
は第１＠に示される回線制御部の構成を示すブロック図
、第４図は１タイ上スロツト中の各部の動作を示すタイ
ミングチャートである。 １・・・回線制御部、２・・・回線接続部、　５ａ〜３
ｎ・・・回層対応部、４ａ〜４ｎ・・・全二重データ回
線、５・・・共通バッファメモリ、　６ａ−６ｎ・・・
回線メモリ、７・・・メモリ。 第　１　図 革２　図 第３　図 回７犠持続部２へ 篤４−　図

Claims (1)

1. 【特許請求の範囲】 １、各々に全二重回線が接続され該回線から受信するビ
   ットシリアルデータを文字データに組み立てまた文字デ
   ータをビットシリアルデータに分解して送信する複数個
   の回線対応部と、 前記回線対応に設けられた回線制御語が格納されるメモ
   リを有し複数個の前記回線対応部を順に走査し当該回線
   対応部にデータ送受信要求があれば前記メモリから前記
   回線制御語を読み出して前記回線対応部との間でデータ
   送受信を行う回線制御部とを有する通信制御装置におい
   て前記回線制御部は１つの前記回線に割り当てられたタ
   イムスロット内で送信制御情報と受信制御情報とをとも
   に含む単一の前記回線制御語を読み出して前記データ送
   受信要求に応じデータ送信動作とデータ受信動作とを同
   時に行なうことを特徴とする通信制御装置。