JPS6115461B2 - - Google Patents
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- JPS6115461B2 JPS6115461B2 JP54064688A JP6468879A JPS6115461B2 JP S6115461 B2 JPS6115461 B2 JP S6115461B2 JP 54064688 A JP54064688 A JP 54064688A JP 6468879 A JP6468879 A JP 6468879A JP S6115461 B2 JPS6115461 B2 JP S6115461B2
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- Japan
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- bus
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- 230000000737 periodic effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000012546 transfer Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
この発明はバス制御装置に関し、特に複数の演
算処理装置（以下CPUという）を有する計算機
システムにおいて、任意のCPUと他の任意の機
能ユニツト（たとえば記憶装置）間にデータ（以
下プログラム、指令、報告等をも含め仮にデータ
という。）を転送する場合のバス制御装置の関す
るものである。
算処理装置（以下CPUという）を有する計算機
システムにおいて、任意のCPUと他の任意の機
能ユニツト（たとえば記憶装置）間にデータ（以
下プログラム、指令、報告等をも含め仮にデータ
という。）を転送する場合のバス制御装置の関す
るものである。
CPU、記憶装置、入出力処理装置をそれぞれ
複数個含んでいる計算機システムにおいて、任意
の機能ユニツト間を相互に接続する方式として
は、共通バス方式、多重ポート方式、マトリツク
ススイツチ方式等が従来から知られており、この
中で共通バス方式が最も構成が単純で拡張性があ
る。この方式の実施例にはDEC社（Digitai
Equipment Corporation）の計算機PDP―11の
UNIBUSシステムがある。このシステムは複数の
機能ユニツトが時分割（time―sharing）にバス
を共用するものであるが、データ転送時にバスを
占有してしまうため、データ転送頻度が高くなる
と送信要求のバス待ち時間が長くなるという欠点
があつた。
複数個含んでいる計算機システムにおいて、任意
の機能ユニツト間を相互に接続する方式として
は、共通バス方式、多重ポート方式、マトリツク
ススイツチ方式等が従来から知られており、この
中で共通バス方式が最も構成が単純で拡張性があ
る。この方式の実施例にはDEC社（Digitai
Equipment Corporation）の計算機PDP―11の
UNIBUSシステムがある。このシステムは複数の
機能ユニツトが時分割（time―sharing）にバス
を共用するものであるが、データ転送時にバスを
占有してしまうため、データ転送頻度が高くなる
と送信要求のバス待ち時間が長くなるという欠点
があつた。
この発明は従来の共通バス方式における上述の
欠点を除去することを目的とし、その目的のため
この発明では機能ユニツト相互間のデータ転送を
選択された複数の組の間で同時に行うことによつ
て、従来の方式における上述の欠点を除去しかつ
高速にデータ転送方向の切換ができるようにした
ものであり、以下図面についてこの発明の実施例
を説明する。
欠点を除去することを目的とし、その目的のため
この発明では機能ユニツト相互間のデータ転送を
選択された複数の組の間で同時に行うことによつ
て、従来の方式における上述の欠点を除去しかつ
高速にデータ転送方向の切換ができるようにした
ものであり、以下図面についてこの発明の実施例
を説明する。
第１図はこの発明のデータ転送制御装置の構成
例を示すブロツク図で、A0，A1，…Ai，…An-1
等文字Ａを付したブロツクはCPUや記憶装置な
ど機能ユニツト中の送信モジユールを表し、
B0，B1，…，Bi，…Bn-1等文字Ｂを付したブロ
ツクは上記機能ユニツト中の受信モジユールを表
わす。１０はバス制御装置を示し各モジユールに
共通なデータバスを含みこのデータバスを時分割
に使用することによつてP0，１，P2，n-1，Pj，
ｊ，Pn-1，０等文字Ｐを付したデータ転送路
（以下これをパスという）が形成されている状態
を示す。一般には各機能ユニツト（図示せず）は
送信モジユールＡと受信モジユールＢとを含み、
したがつてｎ個の機能ユニツト間に共通のデータ
バスを介してデータ転送を行う場合、送信モジユ
ールA0〜An-1の総数と受信モジユールB0〜Bn-1
の総数とは第１図の実施例に示すように共にｎ個
となるが、この発明の装置は、送信モジユールの
総数と受信モジユールの総数とが互に異る場合に
も同様に適用できるものである。
例を示すブロツク図で、A0，A1，…Ai，…An-1
等文字Ａを付したブロツクはCPUや記憶装置な
ど機能ユニツト中の送信モジユールを表し、
B0，B1，…，Bi，…Bn-1等文字Ｂを付したブロ
ツクは上記機能ユニツト中の受信モジユールを表
わす。１０はバス制御装置を示し各モジユールに
共通なデータバスを含みこのデータバスを時分割
に使用することによつてP0，１，P2，n-1，Pj，
ｊ，Pn-1，０等文字Ｐを付したデータ転送路
（以下これをパスという）が形成されている状態
を示す。一般には各機能ユニツト（図示せず）は
送信モジユールＡと受信モジユールＢとを含み、
したがつてｎ個の機能ユニツト間に共通のデータ
バスを介してデータ転送を行う場合、送信モジユ
ールA0〜An-1の総数と受信モジユールB0〜Bn-1
の総数とは第１図の実施例に示すように共にｎ個
となるが、この発明の装置は、送信モジユールの
総数と受信モジユールの総数とが互に異る場合に
も同様に適用できるものである。
任意の送信モジユールAiはバス制御装置１０
が作るパスPi，ｊを介して任意の受信モジユール
Bjにデータを転送する。バス制御装置１０は受
信モジユールBjが他のパスからのデータ受信中
（以下ビジー状態という）でなければ送信モジユ
ールAiが指定する受信モジユールとの間にバス
を確立する。
が作るパスPi，ｊを介して任意の受信モジユール
Bjにデータを転送する。バス制御装置１０は受
信モジユールBjが他のパスからのデータ受信中
（以下ビジー状態という）でなければ送信モジユ
ールAiが指定する受信モジユールとの間にバス
を確立する。
第１図に示す例ではA0からB1へのパスP0，
１，A2からBn-1へのパスP2、ｎ−１、AiからBj
へのパスPi，ｊ，An-1からB0へのパスPn-1，０
の合計４本の互いに独立したパスが設定され、デ
ータ転送がなされている。各パスは共通なバスを
時分割で使用し各パスの構成は互に同一であるの
で、以下パスPi，ｊについて説明する。
１，A2からBn-1へのパスP2、ｎ−１、AiからBj
へのパスPi，ｊ，An-1からB0へのパスPn-1，０
の合計４本の互いに独立したパスが設定され、デ
ータ転送がなされている。各パスは共通なバスを
時分割で使用し各パスの構成は互に同一であるの
で、以下パスPi，ｊについて説明する。
第２図はこの発明の一実施例を示す接続図で、
Ai，Bj，１０は第１図の同一符号と同一部分を
示し、Xiは送信モジユールAiに対する送信レジ
スタ、Yjは受信モジユールBjに対する受信レジ
スタ、１１はカウンタ、１２はステータステーブ
ル、１３はアンドゲート、１４はアドレステーブ
ル、１５は制御部、１６はデコーダ、１７はデー
タバス、１８はクロツク入力端子、１９は送信デ
ータ線、２０は受信データ線、２１はリクエスト
線、２２はアクノリツジ線、T0は送信モジユー
ルAiと送信レジスタXiとのクロツク入力、Tiは
受信レジスタYiのクロツク入力、T2は受信モジ
ユールBjのクロツク入力、Ｑは受信レジスタ
Xi、受信レジスタYi、カウンタ１１、アドレス
テーブル１４の並列データ出力、Ｃはステータス
テーブル１２、アドレステーブル１４の並列アド
レス入力、Ｄはステータステーブル１２への１ビ
ツトのデータ入力と送信レジスタXi、受信レジ
スタYi、受信モジユールBj、制御部１５、デコ
ーダ１６の並列データ入力、Ｎは送信レジスタ
Xi、受信レジスタYi、デコーダ１６の出力イネ
ーブル、WEはステータステーブル１２、アドレ
ステーブル１４、受信レジスタYjの書込みイネ
ーブル、Ｚは１ビツト出力、Ｇはステータステー
ブル１２の読出しイネーブル、Kjはデコーダ１
６の第ｊ番出力である。
Ai，Bj，１０は第１図の同一符号と同一部分を
示し、Xiは送信モジユールAiに対する送信レジ
スタ、Yjは受信モジユールBjに対する受信レジ
スタ、１１はカウンタ、１２はステータステーブ
ル、１３はアンドゲート、１４はアドレステーブ
ル、１５は制御部、１６はデコーダ、１７はデー
タバス、１８はクロツク入力端子、１９は送信デ
ータ線、２０は受信データ線、２１はリクエスト
線、２２はアクノリツジ線、T0は送信モジユー
ルAiと送信レジスタXiとのクロツク入力、Tiは
受信レジスタYiのクロツク入力、T2は受信モジ
ユールBjのクロツク入力、Ｑは受信レジスタ
Xi、受信レジスタYi、カウンタ１１、アドレス
テーブル１４の並列データ出力、Ｃはステータス
テーブル１２、アドレステーブル１４の並列アド
レス入力、Ｄはステータステーブル１２への１ビ
ツトのデータ入力と送信レジスタXi、受信レジ
スタYi、受信モジユールBj、制御部１５、デコ
ーダ１６の並列データ入力、Ｎは送信レジスタ
Xi、受信レジスタYi、デコーダ１６の出力イネ
ーブル、WEはステータステーブル１２、アドレ
ステーブル１４、受信レジスタYjの書込みイネ
ーブル、Ｚは１ビツト出力、Ｇはステータステー
ブル１２の読出しイネーブル、Kjはデコーダ１
６の第ｊ番出力である。
第３図は送信モジユールAiが送信データ線１
９に出力する語のフオーマツトを示すフオーマツ
ト図で第３図ａはアドレス語、同図ｂはデータ語
である。アドレス語には宛先アドレスｊと、パス
の接続要求（論理「１」）又は切断要求（論理
「０」）を示すフラグＦを含み、データ語には受信
モジユールBjへ転送するデータがのせられる。
９に出力する語のフオーマツトを示すフオーマツ
ト図で第３図ａはアドレス語、同図ｂはデータ語
である。アドレス語には宛先アドレスｊと、パス
の接続要求（論理「１」）又は切断要求（論理
「０」）を示すフラグＦを含み、データ語には受信
モジユールBjへ転送するデータがのせられる。
第４図は第２図のステータステーブル１２の内
容の一例を示すフオーマツト図で、第３図ａの宛
先アドレスｊで指定された場所へ１ビツトのフラ
グＦの論理がデータＤとして記入される。第５図
は第２図のアドレステーブル１４の内容の一例を
示すフオーマツト図で、後で説明するように送信
モジユールの番号（第２図に示す例ではｉ）をア
ドレスとして第３図ａに示す内容が書込まれる。
容の一例を示すフオーマツト図で、第３図ａの宛
先アドレスｊで指定された場所へ１ビツトのフラ
グＦの論理がデータＤとして記入される。第５図
は第２図のアドレステーブル１４の内容の一例を
示すフオーマツト図で、後で説明するように送信
モジユールの番号（第２図に示す例ではｉ）をア
ドレスとして第３図ａに示す内容が書込まれる。
また第１図に示す実施例では送信モジユールの
総数はｎ個で、これに対応しカウンタ１１のモジ
ユールはｎであつてその並列出力は０〜n-1の範
囲で変化する。
総数はｎ個で、これに対応しカウンタ１１のモジ
ユールはｎであつてその並列出力は０〜n-1の範
囲で変化する。
送信モジユールAiは第３図ａに示すアドレス
語を送信データ線１９に出力（第２図に示す例で
はビツト並列の形で）しリクエスト線２１上のリ
クエスト信号RIを論理「１」にする。送信モジ
ユールAiと送信レジスタXiのクロツク入力T0に
は制御部１５からカウンタ１１のカウント周期に
等しい周期のクロツクパルスが入力され、その時
点で送信データ線１９に出力されているアドレス
語を送信レジスタXiにセツトする。制御部１５
はカウンタ１１の並列出力Ｑを入力してこれをデ
コードし、その値がｉになつた時送信レジスタ
Xiの出力イネーブルＮに加えるので、送信レジ
スタXiの内容（第３図ａ）は、カウンタ１１の
並列出力Ｑの値がｉである間（すなわちクロツク
入力端子１８のクロツクの１周期の間）（以下こ
れを１スロツトという）データバス１７に出力さ
れる。他の送信レジスタの内容も該当するスロツ
トにおいてデータバス１７に出力される。すなわ
ちデータバス１７は送信モジユールの番号に対応
したスロツトで時分割多重化される。
語を送信データ線１９に出力（第２図に示す例で
はビツト並列の形で）しリクエスト線２１上のリ
クエスト信号RIを論理「１」にする。送信モジ
ユールAiと送信レジスタXiのクロツク入力T0に
は制御部１５からカウンタ１１のカウント周期に
等しい周期のクロツクパルスが入力され、その時
点で送信データ線１９に出力されているアドレス
語を送信レジスタXiにセツトする。制御部１５
はカウンタ１１の並列出力Ｑを入力してこれをデ
コードし、その値がｉになつた時送信レジスタ
Xiの出力イネーブルＮに加えるので、送信レジ
スタXiの内容（第３図ａ）は、カウンタ１１の
並列出力Ｑの値がｉである間（すなわちクロツク
入力端子１８のクロツクの１周期の間）（以下こ
れを１スロツトという）データバス１７に出力さ
れる。他の送信レジスタの内容も該当するスロツ
トにおいてデータバス１７に出力される。すなわ
ちデータバス１７は送信モジユールの番号に対応
したスロツトで時分割多重化される。
制御部１５はカウンタ１１の並列出力Ｑをデコ
ードした第１番目の出力線とリクエスト線２１と
の論理積を端子Ｅから出力する。端子Ｅの信号
は、カウンタ１１の計数が１であり（したがつて
データバス１７には送信レジスタXiの内容が出
力されており）かつリクエスト信号R1の論理が
「１」であるとき論理「１」になり、ステータス
テーブル１２の読出しイネーブルＧとなつて加え
られ、（このときステータステーブル１２のアド
レス入力Ｃには第３図ａのｊが入力されているの
で）第４図第ｊ番地の１ビツトの記憶（最初は論
理「０」であるとする）が端子Ｚに読出される。
ステータステーブル１２の端子Ｚの出力が論理
「０」のとき、すなわち受信モジユールYiがビジ
−状態でない場合は、アンドゲート１３からアド
レステーブル１４へ書込みイネーブルWEを送出
する。この場合、アドレステーブル１４のアドレ
ス入力Ｃはカウンタ１１の内容ｉ、データ入力Ｄ
は第３図ａに示すようにフラグＦと宛先アドレス
ｊであるから、第５図に示すように、第ｉ番地に
宛先受信レジスタＹの番号ｊとフラグＦ（論理
「１」）が書込まれる。
ードした第１番目の出力線とリクエスト線２１と
の論理積を端子Ｅから出力する。端子Ｅの信号
は、カウンタ１１の計数が１であり（したがつて
データバス１７には送信レジスタXiの内容が出
力されており）かつリクエスト信号R1の論理が
「１」であるとき論理「１」になり、ステータス
テーブル１２の読出しイネーブルＧとなつて加え
られ、（このときステータステーブル１２のアド
レス入力Ｃには第３図ａのｊが入力されているの
で）第４図第ｊ番地の１ビツトの記憶（最初は論
理「０」であるとする）が端子Ｚに読出される。
ステータステーブル１２の端子Ｚの出力が論理
「０」のとき、すなわち受信モジユールYiがビジ
−状態でない場合は、アンドゲート１３からアド
レステーブル１４へ書込みイネーブルWEを送出
する。この場合、アドレステーブル１４のアドレ
ス入力Ｃはカウンタ１１の内容ｉ、データ入力Ｄ
は第３図ａに示すようにフラグＦと宛先アドレス
ｊであるから、第５図に示すように、第ｉ番地に
宛先受信レジスタＹの番号ｊとフラグＦ（論理
「１」）が書込まれる。
以上の動作によりアドレステーブル１４の書込
みが行われるが、第５図には第１図に示す例に対
応してバスP0，１，P2，n-1，Pi，ｊ，Pn-1，０
が書込まれていることを示す。其他はフラグＦが
論理「０」であり＊のデータが無効であることを
示している。ステータステーブル１２の出力Ｚは
制御部１５にも報告されるので、制御部１５は書
込みイネーブルWEと１ビツトのデータＤ（「論
理１」）を出力し第４図のアドレスｊに「論理
１」を書込んでおく。こうしておけば他の送信レ
ジスタから受信レジスタYiに至るパスは確立さ
れない。この後で制御部１５は送信モジユール
Aiにアクノリツジ線２２を介してアクノリツジ
信号KIを返す。
みが行われるが、第５図には第１図に示す例に対
応してバスP0，１，P2，n-1，Pi，ｊ，Pn-1，０
が書込まれていることを示す。其他はフラグＦが
論理「０」であり＊のデータが無効であることを
示している。ステータステーブル１２の出力Ｚは
制御部１５にも報告されるので、制御部１５は書
込みイネーブルWEと１ビツトのデータＤ（「論
理１」）を出力し第４図のアドレスｊに「論理
１」を書込んでおく。こうしておけば他の送信レ
ジスタから受信レジスタYiに至るパスは確立さ
れない。この後で制御部１５は送信モジユール
Aiにアクノリツジ線２２を介してアクノリツジ
信号KIを返す。
これ以後、送信モジユールAiのデータ語（第
３図ｂ）は周期的に送信レジスタXiにセツトさ
れ、そのデータはカウンタ１１の内容が第ｉ番目
のスロツトを示すときデータバス１７に出力され
る。
３図ｂ）は周期的に送信レジスタXiにセツトさ
れ、そのデータはカウンタ１１の内容が第ｉ番目
のスロツトを示すときデータバス１７に出力され
る。
一方、アドレステーブル１４からはカウンタ１
１の並列出力Ｑすなわちアドレステーブル１４の
アドレス入力Ｃに従つて（換言すればスロツト番
号に従つて）そのデータパス、すなわち宛先アド
レスとフラグＦとが逐次読出される。第ｉ番目の
スロツトのときアドレステーブル１４の並列出力
Ｑからはｊの値がデコーダ１６の並列入力Ｄに加
えられ論理「１」のフラグＦが出力イネーブル端
子Ｎに加えられるので、デコーダ１６から受信レ
ジスタYjに到るKj出力が論理「１」となつて、
この第ｉ番目のスロツト内のクロツクT1とT2に
それぞれ同期してデータバス１７から受信レジス
タYjにデータが組込まれ、受信モジユールBjへ
転送される。すなわち、第ｉ番目のスロツトの期
間に確立されるパスPi，ｊを介し送信モジユール
Aiから受信モジユールBjに第１語目のデータが
転送されたことになる。
１の並列出力Ｑすなわちアドレステーブル１４の
アドレス入力Ｃに従つて（換言すればスロツト番
号に従つて）そのデータパス、すなわち宛先アド
レスとフラグＦとが逐次読出される。第ｉ番目の
スロツトのときアドレステーブル１４の並列出力
Ｑからはｊの値がデコーダ１６の並列入力Ｄに加
えられ論理「１」のフラグＦが出力イネーブル端
子Ｎに加えられるので、デコーダ１６から受信レ
ジスタYjに到るKj出力が論理「１」となつて、
この第ｉ番目のスロツト内のクロツクT1とT2に
それぞれ同期してデータバス１７から受信レジス
タYjにデータが組込まれ、受信モジユールBjへ
転送される。すなわち、第ｉ番目のスロツトの期
間に確立されるパスPi，ｊを介し送信モジユール
Aiから受信モジユールBjに第１語目のデータが
転送されたことになる。
所定のデータ量を転送し終ると、送信モジユー
ルAiは再度送信データ線１９に宛先アドレスｊ
と論理「０」にしたフラグＦを含むアドレス語
（第３図ａ参照）を乗せリクエスト線２１上のリ
クエスト信号R1を論理「０」にする。制御部１
５はこの変化を検出すると先に説明したと類似し
た動作によりステータステーブル１２の第ｊ番地
に論理「０」をデータとして書込み、アンドゲー
ト１３から論理「１」の信号を出力してアドレス
テーブル１４の第ｉ番地の宛先アドレスｊと論理
「０」のフラグＦを書込む。これ以後はアドレス
テーブル１４の第ｉ番地のフラグＦは論理「０」
であるから第ｉ番目のスロツトにおいてデコーダ
１６からの出力Kjは論理「０」となり、パス
Pi，ｊは切断されたことになる。
ルAiは再度送信データ線１９に宛先アドレスｊ
と論理「０」にしたフラグＦを含むアドレス語
（第３図ａ参照）を乗せリクエスト線２１上のリ
クエスト信号R1を論理「０」にする。制御部１
５はこの変化を検出すると先に説明したと類似し
た動作によりステータステーブル１２の第ｊ番地
に論理「０」をデータとして書込み、アンドゲー
ト１３から論理「１」の信号を出力してアドレス
テーブル１４の第ｉ番地の宛先アドレスｊと論理
「０」のフラグＦを書込む。これ以後はアドレス
テーブル１４の第ｉ番地のフラグＦは論理「０」
であるから第ｉ番目のスロツトにおいてデコーダ
１６からの出力Kjは論理「０」となり、パス
Pi，ｊは切断されたことになる。
以上の説明においては送信データ線１９はビツ
ト並列でデータを伝送するとしたが、送信レジス
タXiを直列入力並列出力のシフトレジスタと
し、送信モジユールからビツト直列にデータを出
力し送信データ線１９をビツト直列の形のデータ
の伝送線とすることもできる。同様に受信レジス
タYjを並列入力直列出力のシフトレジスタとし
受信データ線２０をビツト直列の形のデータの伝
送線とすることもできる。
ト並列でデータを伝送するとしたが、送信レジス
タXiを直列入力並列出力のシフトレジスタと
し、送信モジユールからビツト直列にデータを出
力し送信データ線１９をビツト直列の形のデータ
の伝送線とすることもできる。同様に受信レジス
タYjを並列入力直列出力のシフトレジスタとし
受信データ線２０をビツト直列の形のデータの伝
送線とすることもできる。
また第２図はこの発明の一実施例を示すもので
あつて、この発明はこの実施例に限定されるもの
でなくこの発明の趣旨の範囲内において種々の変
化した設計が可能なことは明らかである。
あつて、この発明はこの実施例に限定されるもの
でなくこの発明の趣旨の範囲内において種々の変
化した設計が可能なことは明らかである。
更にまた以上の説明では、この発明を複数個の
機能モジユール間におけるデータ転送に利用する
ものとして説明したが、この発明は互に独立した
複数の端末装置間のデータ交換の目的に一般的に
用いることができる。
機能モジユール間におけるデータ転送に利用する
ものとして説明したが、この発明は互に独立した
複数の端末装置間のデータ交換の目的に一般的に
用いることができる。
第１図はこの発明のデータ転送制御装置の構成
例を示すブロツク図、第２図はこの発明の一実施
例を示す接続図、第３図はこの発明において送信
モジユールが出力する語のフオーマツトを示すフ
オーマツト図、第４図はこの発明におけるステー
タステーブルの内容の一例を示すフオーマツト
図、第５図はこの発明におけるアドレステーブル
の内容の一例を示すフオーマツト図である。 図においてA0，…Ai，…An-1はそれぞれ送信
モジユール、B0，…，Bi，…Bn-1はそれぞれ受
信モジユール、Xiは送信レジスタ、Yiは受信レ
ジスタ、１０はバス制御機構、１１はカウンタ、
１２はステータステーブル、１３はアンドゲー
ト、１４はアドレステーブル、１５は制御部、１
６はデコーダ、１７はデータバスである。 なお各図中同一符号は同一又は相当部分を示す
ものとする。
例を示すブロツク図、第２図はこの発明の一実施
例を示す接続図、第３図はこの発明において送信
モジユールが出力する語のフオーマツトを示すフ
オーマツト図、第４図はこの発明におけるステー
タステーブルの内容の一例を示すフオーマツト
図、第５図はこの発明におけるアドレステーブル
の内容の一例を示すフオーマツト図である。 図においてA0，…Ai，…An-1はそれぞれ送信
モジユール、B0，…，Bi，…Bn-1はそれぞれ受
信モジユール、Xiは送信レジスタ、Yiは受信レ
ジスタ、１０はバス制御機構、１１はカウンタ、
１２はステータステーブル、１３はアンドゲー
ト、１４はアドレステーブル、１５は制御部、１
６はデコーダ、１７はデータバスである。 なお各図中同一符号は同一又は相当部分を示す
ものとする。
Claims (1)
- １ 複数個の送信モジユールと複数個の受信モジ
ユールとの間に共通のデータバスを介してデータ
転送を行うためのバス制御装置において、各送信
モジユールに対し周期的時分割により各スロツト
を割当るためのカウンタと、各受信モジユールの
ビジイ状態を記憶するステータステーブルと、上
記共通のデータバスを介し任意の送信モジユール
から該当送信モジユールの指定した宛先受信モジ
ユール間に当該送信モジユールに割当てられたス
ロツト内だけ確立するバスを記憶するアドレステ
ーブルと、送信モジユールから転送すべきデータ
を上記カウンタの並列出力が当該送信モジユール
に割当てられたスロツトに該当する間上記共通の
データバスに出力する出力制御手段と、上記カウ
ンタの上記並列出力をアドレスとして上記アドレ
ステーブルを読出しパスが記憶された宛先受信モ
ジユールに対し上記共通のデータバスからのデー
タを入力する入力制御手段と、宛先受信モジユー
ルを指定してパスの接続又は切断を要求している
送信モジユールを検出し当該送信モジユールに割
当てられたスロツト内において上記共通のデータ
バスを介し上記ステータステーブルの記憶を更新
するテーブル更新制御手段とを備えたことを特徴
とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6468879A JPS55156446A (en) | 1979-05-25 | 1979-05-25 | Bus controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6468879A JPS55156446A (en) | 1979-05-25 | 1979-05-25 | Bus controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156446A JPS55156446A (en) | 1980-12-05 |
| JPS6115461B2 true JPS6115461B2 (ja) | 1986-04-24 |
Family
ID=13265336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6468879A Granted JPS55156446A (en) | 1979-05-25 | 1979-05-25 | Bus controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837785A (en) * | 1983-06-14 | 1989-06-06 | Aptec Computer Systems, Inc. | Data transfer system and method of operation thereof |
-
1979
- 1979-05-25 JP JP6468879A patent/JPS55156446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156446A (en) | 1980-12-05 |
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