SU934465A1 - Процессор ввода-вывода - Google Patents

Description

154) ПРОЦЕССОР ВВОДА-ВЫВОДА

Изобретение относитс  к вычислитель ной технике, а именно к процессорам вводаг-вьюода, и может быть использовано дл  построени  MHoronpoueccopHbix вычислительных комплексов с разветвленной сетью внешних устройств. Известен процессор ввода-вывода, содержащий блок управлени , арифметиче кий блок, блок регистров, блоки обмена, регистры и коммутаторы 1. Однако данное устройство характеризуетс  недостаточными гибкостью и э4н фективностью. Наиболее близок к предлагаемому по технической сущности прсщессор, содержа щий блок управлени , арифметический блок, блоки обмена, блок регистров, стек регистров, регистры, дешифраторы, триг гер, лотический коммутатор, блоки и буферный регистр. Однако известный процессор имеет недостаточную пропускную спосо&юсть при передаче составных массивов внформации между внешними накопител ми и центральной пам тью. Цель изобретени  - повышение пропускной способности процессора. Поставленна  цель достигаетс  тем, что в процессор ввода-вывода, содержащий блок управлени , первый вход которого соеаинён со входом процессора, выход блока управлени  соединен с первыми входами первого блока регистров, стека регистров, арифметического блока, первого , второго, третьего и четвертого регистров и через п тый регистр - с первым входом шестого регистра, выход которого соединен с первым входом каж- дотч) блока обмена группы, группа шестого регистра через первый (йзатор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блсжа управлени , третий вход которого соединен с первом выходом первого блока регистров, второй вход . которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвер тый вход блока управлени  соединены с первым выходом седьмого регистра, вход которого и третий вход первого регистра .соедииены с вь1зсодами восьмого регистра, выход .второго регистра соединен со вторыми входами арифметического блока и стека регистров, выход кЬторого соединен с третьим входом второго регистра и п тым входом блока управлени  второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через дев тый регистр соединен с первым входом первого буферного регистра, выход которого соединен с первым входбм первого коммутатора, выход которого соединен с первым входом дес того регистра, груп па выходов которого йвл етс  группой выходов процессора, группа входов которого соединена с группой входов- логичес кого коммутатора, первый быход которого соединен с первым входом первого приоритетного блока, выход которого со единен со вторыми входами четвертого, дес того и первого буферного регистров, шестым входом блока управлени  и первым входом одиннадцатого регистра, выход которого ерединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена , первый выход каждого из которых соединен через второй приори тетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен со вторым входом четвертого регист ра, и через второй буферный регистр со вторым входом первого коммутатора, второй, третий и четвертый входы две надцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через третий приорит ный блок с группой входов восьмого регистра , вход которого соединен со вторы выходом каждого блока обмена группы, соединенного шиной обмена с внешними устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соедине с первым входом логического комму та то ра и через четырнадцатый регистр со вторым входом одиннадцатого регистра и четвертым входом первого регистра. второй выход тринадцатого регистра через четверт1,1Й дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блога управлени , третий выход первого блока регистров через п тнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом п того дешифратора, второй вход н выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регистров, выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, вгзедоны второй блок регистров, шестой дешифратор, и цев гь триггеров, причем выхои иес - , того регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора , второй и третий выходы которого соединены с первыми входами соответственно второго и третьего триггеров, выход второго триггера через последовательно соединенные четвертый и п тый триггеры соединен с п тым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и сепьмого триггеров , входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и п тым выходами каждого блока обмена группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен со вторым входом третьего триггера, выход которого соединен со вторым входом первого триггера, которого соединен со вторьпу входом второго триггера, четвертый выход первого блока регистров соединен через шестой дешифратор со входом дев того триггера, выход которого через дес тый триггер соединен с шестым входом каждого блока обмена группы. Каждый блок обмена содержит п ть коммутаторов, три дешифратора, дес ть регистров, два узла триггеров, буферную пам ть, три счетчика, дес ть триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной па- м ти, выход которой соединен с первым входом второго коммутатора, выход которого соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход которого соединен с первыми входами перюго и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом первого коълмутатора , п тый вхор блока соединен со вторыми входами буферной пам ти и третьего триггера, выход которого соединен с первыми входами второго, третьего , четвертого, п того и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй вькрд первого узла триггеров соединен с порвы ми входами четвертого триггера и второ го узла триггеров, третьими входами буферной пам ти, второго и третьего комм таторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, п того и шестого регистров, третьи входы которого соеданены с соответствующими выходами третьего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвер тым входом третьего коммутатора и первым входом п того триггера, выход которого соединен с вторыми входами второго узла триггеров и двунаправленного коммутатора и первым входом эле- мента И, выход которого соединен с чет вертым входом буферной пам ти, п тым входом первого коммутатора, вторым входом п того триггера и через шестой триггер - с п тым входом буферной па- м ти и шестым входом первого коммутатора , выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и п того триггеров , выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым входом четвертого коммутатора и п тыми выходами блока и входом третьего коммутатора , выход первого триггера соединен со вторым входом седьмого регистр и первыми входами восьмого и дев того регистров, первого счетчика и п того коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с тре-. тьик входом первого триггера, первым входом дев того триггера, и четвертыми входами второго и п того триггеров, выходы третьего дешифратора соединены со вторыми входами седьмого и дев того триггеров, выход дев того триггера соединен со вторыми входами дев того регистра , п того коммутатора, первого регистра , первого счетчика и третьим вхо дом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и пер вым входом третьего счетчика, первые выходы которого и второго счетчика сое. динены с восьмым и дев тым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и седьмого регистра и третьими входами п того коммутатора и первых регистра и счетчика, выход первого регистра соединен с шестым входом буферной пам ти и входом дес того регистра , выход первого счетчика соединен с четвертым входом второго коммутатора и через Дес тый регистр - с третьим входом двунаправленного коммутатора, выход которого соединен с первым входом дес того триггера, вторым входом элемента И, седьмым входом первого коммутатора , третьими входами восьмого и дев то- го регистров и четвертыми входами п того коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и дев того триггеров , выходы восьмого регистра соединены с п тым входом первого триггера и первым входом второго дешифратора, выходы дев того регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго дешифратора , третий выход второго узла триггеров соединен со входом дес того триггера, выход которого соединен с третьим входом второго узла триггеров, п тым входом второго коммутатора и п тым входом двунаправленного коммутатора, соединенного с шнной обмена , вторые выходы второго и третьего счетчиков соединены с восьмым и дев -. тым входами первого коммутатора, дес тый вход которого соединен с выходом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вто рым входом третьего счетчика, выход третьего регистра соединен с п тыми входами второго и п того триггеров, выходы п того и шестого регистров соединены со входами первого и третьего де- шифраторов, выход дев того триггера соединен с шестым входом первого тригге ра. На чертеже приведена блок-схема процессора. Процессор содержит блок 1 управлени , арифметический блок 2, блоки 3 и 4 регистров, приоритетные блоки 5-7, регистры 8 - 22, логический коммутатор 23, дешифратор 24 - 29, буферные регистры 30 и 31, стек 32 регистров, .коммутатор 33, триггеры34 - 43 и блоки 44 обмена, Канодый блок обмена содержит буфер ную пам ть 45, коммутаторы 46 - 50, узлы 51 и 52 триггеров, двунаправленный коммутатор 53, регистры 54 - 63, счетчики 64 - 66, дешифраторы 67 - 6 триггеры 70 - 79 и элемент И 80. Блок 1 вьфабатывает последователькость 45 кциональных сигналов, необходимых дл  запуска режимов работы секции управлени . Арифме тический блок 2 предназначен дл  формировани  адресов ТфоГраммных элементов карты работ (по номеру запускаемого внешнего устройства/. В состав блока 3 вход т регистр сло таблицы устройств, регистр слова таблицы очередей, регистр дескриптора обмена , регистр слова обмена, регистр сло ва периферийного- устройства, регистр дескриптора результата обмена, регистр дескриптс за устройства, регистр Дескрип тора выполненных работ и регистры бааовых адресов дл  хранени  базовых а№ресов , определ ющих размещение в опе ративной пам ти программных элементов карты работ, включающие регистр базово го адреса команды, регистр базового адреса таблицы устройств, регистр базового адреса таблицы очередей и регистр базового адреса дескрипторавыполненных работ. Регистры блока 3 служат дл  1фи ема и хранени  программныхэлементов карты работ. Блок 4 выполнен из нескольких последовательно соеди  енных регистров, пре назначенных дл  временного хранени  слу жебной информации с целью согласовани  приема числа из пам ти и соответствующей ему служебной информации с регистра 17 на регистр 20 при работе с несколькими модул ми оперативной пам ти, когда запросы в очередной модуль пам ти выдаютс  без задержки на ожидание ответа от предыдущего модул , Блок 5 П{Jeднaзнaчeн дл  управлени  работой коммутатора 33 и приемом информации на буферные регистры ЗО и 31 и регистр 11 и дл  формировани  разр дов кода номера. Блок 6 ввод т дл  Toroi чтобы обеопечить разрешение конфликтных ситуаций между блоками обмена при их одновремен,ном обращении. Блок 7 примен ют дл  обеспечени  выбора тфиоритета по передаче сигналов окончани . Регистр 8 предназначен дл  приема и хранени  информации, поступающей с регистра 15 и регистра 21; регистр 9 Дл  хранени  разр дов номера устройства; регистр 10 - дл  промежуточного-хрлнений разр йов номера блока обмена и передачи их на регистр 13; регистр 11 дл  приема сигналов запроса на обращение в пам ть; регистр 12 - дл  приема из блока 1 сигналов. запуска обмена и 1физнака слова управлени  и передачи их на регистр 13; регистр 13 - дл  приема информации в момент старта и окончани  х бмена; регистр 14- дл  приема сигнала окончани , кода номера блока ка обмена н сигналов передачи дескрипторов результата регистра 15; регистр 15 - дл  передачи дескрипторов результата обмена; регистр 16 - дл  передачи на.буфер1т ый .регистр ЗО адре.сов программных элементов карты работ; регистр 17 -дл  приема, хранени  и передачи в пам ть запроса и сопровождающей его информации; регистр 18 - дл  приема информации; регистр 19 - дл  передачи запроса, адреса, когда операции, числа (если код операции - Запись ; и кода номера обмена; регистр 2О - дл  приема числовой таформации из пам ти; регистр 21 - дл  передачи числовой и служебной информации на регистр 8 и регистр 18; регистр 22 - дл  передачи управл ющей информации на регистр 13 и результатов обмена на буферный регистр 30. Логический коммутатор 23 примен етс  дл  формировани  сигналов управлени  приемом информации на соответствующие регистры. Деши {фатор 24 предназначен дли дешифрации номера блока обмена и передачи в этот блок сигналсв старта (или Окончани ); дешифратор 25 - дл  расши4 ровки кода команды, принимаемой на регистр 8, и формировани  сигналов, управлени  дл  запуска блока 1; деши(} ратор 26 - дл  дешифрации кода номера блсжа обмена н передачи в этот блок Сигнала ПРКО и регистра 1 дешифратор 27 - дл  преобразовани  кода номера секци  в одиночные сигналы, которые однозначно определ ют принадлежность информации соответствующей секции; дешифратор 2S - дл  преобразовани  разр дов номера блока обмена; деши4ратор 2® - дл  расшифровки кода признака массового обмена. Буферные регистры ЗО и 31 предназначены дл  приема информации, сопровож дающей запрос в пам ть. 32 регистров служит дл  хранение информации о работающих блоках обмена и соответствующих внешних устройствах . Коммутатор 33 примен етс  дл  осуществлени  выборки информации с буфер; ньвс регистров ЗО и 31. Триггер 38 предназначен дл  идентификации приема слова таблицы цескриито| )рв; триггер 39 - дл  приема сигнала признака t:. триггера 41; триггер 4О дл  передачи на триггер 36; триггер 41 - дл  передачи признака запроса сло ва та блицы дескрипторов; триггер 42 дн  временного хранени  и передачи на триртрер 43 сигнала признака; триггер 43 - дл  приема признака режима,; Буферна  пам ть 45 служит дл  буфе ,Е)ИзакйИ данных, получаемых из пам ти иад Gff внешнего устройства, промежуточ ноРо хранени  УСО, СПУ, ТД, дескриптора результата устройства (ДРУ), формцр ,ован.и . и хранени  дескриптора резул та;ца ейбмеаа. Комму Еатор 46 предназначен дл  пе- редаЩ ин рмации в буферную пам ть 4 Щ; комму-Фа тор 47 - дл  выборки ииформадЕИИ с заданного регистра буферной памз  4Щ; коммутатор 48 - дл  передааи ша регистры 55 - 59 слова УСО и .слова таблицы дескрипторов; коммутатор 4-9 - дл  передача адреса, содержащегос  либо в регистре 55, либо в регистре 57; коммутатор 5О - дл  управлен .и  работой счетчика 65 при каждом Бзоде (вьшоде; единицы информации Узел 51 триггеров предназначен дл  управлени  приемом и передачей снгвалов старта (oкc чaни  обмена, формировани  сигналов управлени  приемом управл ющего слова обмена и слова периферийного устройства в буферную пам ть 45 и на регистры 57 - 59, а узел 52 - дл  форм«фовани  сигналов, определ ющих фазы работы блока обмена . KoNnviyTaTop 53 предназначен дл  согласовани  и св зи выходных сигналов блока обмена с линией интерфейса внешнего устройства. Регистр 54, представл ющий регистр сдвига, предназначен дл  определени  первой свободной  чейки буферной пам ти 45 дл  записи туда информации. Регистры 55-59 предназначены дл  хранен:1Я управл ющей информации; регистр 55 - начальный а/фес табливды дескрипторов, регистр 56 - признак конца таблицы дескрипторов, регистр 57 начальный адрес массива обмена, регистр 58- размер массива обмена, регистр 59- команда обмена; регистр 6О - дл  временного хранени  и передачи на блок 6 сигнала запроса и кода операции на регистр 19; регистр 61 - дл  учета чйола за вок, вьшанных в пам ть в режиме вывода информации; регистр 62 - дл  учета количества слов, наход щихс  в ферной пам ти 45 при вводе информаци  с внешнего устройства в пам ть; регистр 63 - дл  определени  реального присутстви  информации в каждом регистре буферной пам ти 45. Счетчик 64 служит дл  управлени  коммутатором 47 при чтении информации из буферной пам ти 45j счетчик 65 - дл  уменьшени  в процессе обмена текущего значени  массива и регистре 58; счетчик 66 - дл  увеличен 1Я в процессе обмена текущего значени  адреса в регистрах 55 и 57. Дешифратор 67 предназначен дл  формировани  сигнала в момент равенства нулю размера обрабатьшаемого массива; дешифратор 68 - дл  фиксации момента, когда в буферной пам ти 45 и тракте обр ашенн  в пам ти отсутствует инфор маци ; дешифратор 69 - дл  преобразо.. вани  разр дов кода команды обмена. Триггер 7 О служит дл  формирова-. ни  сигнала запроса в пам ть по вводу или вьшоду информации; триггер 71 дл  формировани  запроса по считыванию из пам ти слова таблицы дескрипторов; триггер 72 - дл  формировани  сигнала приема слова таблицы дешифраторов , на регистры 55-59; триггер 73 - дл  приема признака режима маосового обмена; триггер 74 - дл  формировани  сигнала ОСТАНОВ, определ ющего завершение работы внешнего устройства по вводу-выводу; триггер 75 дл  хранени  и передачи в узел 51 сигнала окончани  обмена; триггер 76 - дл  хранени  кода операции, соответству ющего выводу информации иЗ пам ти на внешнее устройство; триггер 77 - дл  передачи на триггер 41 секции обмена признака запроса слова таблицы дескрип торов; триггер 78 - дл  хранени  кода операции, соответствующего вводу инфор мации в пам ть с внешнего устройства; триггер 79 - дл  формировани  сигнала ПО (пуск обмена, который поступает на вход коммутатора 53 дл  запуска внешнего устройства. Элемент И 8О служит дл  формировани  сигнала записи ДРУ в буферную пам ть 45. Все устройства, вход щие в состав процессора ввода-вьюода, реализованы на интегральных микросхемах. На информационных и управл ющих входах триггеров имеютс  группы логических элементов И/ИЛИ дл  организации необходимых логических функций. Процессоры ввода-вьюода выполн ют обмен асинхронно с работой центральных процессоров вычислительной системы, ис пользу  карту работ. Программные элементы которой хран тс  в оперативной пам ти. Обраща сь к карте работ, процессор ввода-вывода самосто тельно запускает устройство, выполн ет обмен данными и производит обработку результатов обмена. Работа процессора вводавывода по обмену начинаетс  по сигналу ПРЦП (прерывание от центрального tipoцессора , который формируетс  центральным процессором при требовани х на. вво вьтод со стороны рабочих программ. По этому сигналу в блоке 1 запуска- етс  временна  диаграмма чтени  слова БАК из состава карты работ по адресу, хран щемус  на регистре бпока 3 через арифметический блок 2 и регистр 16. Сигнал запроса поступает на регистр 11. Сигналы кода операции и адрес поступают на буферный регистр ЗО. С регистра 11 сигнал запроса поступает на блок 5. При отсутствии запроса на регистр 11 блока 5 формируетс  сигнал запроса, а также сигналы управлени  коммутатором 33, откуда информаци  поступает на регистр 17. Туда нее посту пает сигнал запроса и код с блока 5. Смена информации происходит в момент прихода сигналов управлени  приемом на регистр 11с логического коммутатора 23. С блока 4 служебна  информаци  поступает на регистр 20, который управл етс  сигналами с коммутатора 23. Информаци  с регистра 2О поступает на регистр 21 и дешифратор 27. С регистра 8 информаци  поступает на дешифратор 25, на вьЕХоде которого формируетс  управл ющий сигнал дл  запуска временной диаграммы начала обмена. Затем происходит передача информации с регистра 8 на регистр 9 по сигналу управлени  блока 1. Одновременно в ари4 метичес сий блок 2 поступает содержание соответствующего регистра блока 2 и регистра 9. С выхода блока 2 соответству. ющий адрес поступает на регистр 16. БЛОК 1 формирует запрос. Передача Запроса происходит аналогично чтению базовой коман;№1. Слово принимаетс  на регистр 8, а с него передаетс  на соответствующий регистр блока 2, прием на которьй. осуществл етс  по сигналу из блока 1. После приема блок 1 производит анализ содержимого регистра стека 32, соответствующего номеру блока 44, к которому подключено запускаемое устройство . В случае, если блок 44 не зан т передачей данных, блок 1 формирует запрос дл  чтени  слова, которое считываетс  и принимаетс  на регистр 8, откуда передаетс  на соответствующий регистр блока 2 и анализируетс  блоком 1. Аналогично производитс  запись информации в другие регистры блока 2 и ее анализ в блоке 1. После этого на регистр 10 передаетс  код номера блока обмена, а на регистр 22 - информаци  с соответствующих регистров блока 2, в результате чего на регистре 22 формируетс  управл ющее слово обмена.Одновремшно информаци  поступает на деши4 атор 29. Формируетс  сигнал признака режима и передаетс  на триг- . гер 42. На выходе блока 1 формируютс  сигналы, оторые поступают на регистр 12, а за тем на егистр 13. Одновременно на этот же регистр поступает содержимое регистра 32 и регигра 1О, а на вхоц триггера 43 поступает сигнал с выхода триггера 42. С регистра 13 сигнал поступает на дещи(|:ратор 24, с которого передаетс  на вход узла 51, выбранного блока 44. Сигнал с реистра 13 также поступает на вход уза 51. Узел 51 формирует последовательност управл ющих сигналов дл  приема информации с регистра 13 в буферную пам ть 45 и с триггера 43 на триггер 73. После формировани  слов содержи- мое регистра 9 передаетс  в стек 32 и записываетс  в регистр, соответствующий выбранному блоку 44. Адрес регистра выбираетс  с помощью деши ратора 28 и регистра Ю. Прием слов в буферную пам ть 45 осуществл етс  по сигналам, которые формируютс  в узле 51 и поступают на коммутатор 46 и пам ть 45, а также в коммутатор 47 и 48 и регистры 55 59. Одновременно сигнал поступает в узел 52, который управл ет триггером 78, который формирует сигнал, поступающий на коммутатор 47 и двунаправленный коммутатор 53, откуда передаетс  в линии интерфейса. Одновременно с передачей слова к внешнему устройству происходит установка в I триггера 71 котора  определ етс  сигналами с дешифраторов 67 и 68, .триггера 73, регистра 18 и регистра 56. Сигнал с триггера 71 поступает на вход регистра 6О. Сигнал с триггера 77 поступает на коммутатор 49, в результате чего на его выход передаетс  со аержимое регистра 55. Сигнал с регистра 60 поступает на блок 6 и регистр 19 Сигнал с триггера 77 поступает на триг гер 41 и коммутатор 48, где происходит модификаци  регистра 55 за счет передачи туда содержимого счетчика 66, Блок 6 формирует код номера блока обмена, сигналы управлени  приемом на регистр 19 и триггер 41. Информаци  Подаетс  на регистр 31 и триггер 39. Слово таблицы дескрипторов поступает с регистра 21 на регистр 11. Одновременно сигнал с триггера -37 поступав ет на триггер 38. Сигнал с регистра И оешифрируетс  в пещифраторе 26 и переа етс  в коммутатор 46, Осуществл етс  запись в буферную пам ть 45. Одновременно сигнал с триггера 38 поступает на триггер 72, который управл ет комму татора ми 47 и 48 и регистрами 56 - 58 Сигналы с триггера 76 и с триггера 7О поступают на регистр 6О. Сигнал на триггере 71 не формируетс . Поэтому через коммутатор 49 передаетс  содержимое регистра 57, соответствующее начальному адресу обрабатываемого массива информации, определ емому первым словом таблицы дескрипторов и т.д. Введение новых узлов позвол ет повысить средний темп передачи составного массива информации, так как запуск секции обмена при этом производитс  один раз в начале инициализации обмена, а обработка таблицы дескрипторов не вносит задержки в работу внешнего устройства,, потому что обращение в модуль пам ти за очередным словом происходит быстрев| чем осуществл етс  передача между блоком обмена и внешним устройством. Олновременно сокращаетс  врем  работы узлов управлени  по обработке за вки на передачу составного массива: секци  управлени  работает только два раза (начало обмена и окончание обмена), а передаетс  при этом номер массивов информации, что при обычном режиме обмена требует номера запусков секции управлени  по старту и окончанию обмена. Сокращение времени работы секции управлени  позвол ет повысить общую производительность процессора ввода-еьй вода, так как во врем  передачи номера подмассивов информации через блок о мена секци  управлени  имеет возможность производить запуск новых внешних устройств через свободные блоки обмена. Кроме того, сокращаетс  врем  работы программ операционной системы по конструированию св занных за вок на обмен, так как дл  всего составного массива требуетс  только один блок управлени  вводом-выводом. Дополнительных затрат времени на формирование таблиц дескрипторов не требуетс , так как эта твблица формируетс  операционной системой дл  своих внутренних нужд независимо от наличи  режима массовоо обмена. Использование предлагаемого процессора позвол ет повысить эффективность и производительность вычислительного комплекса за счет сокращени  времени доступа р устройствам внешней, пам ти, за счет повышени  общей производитель, ности системы ввода-вывода и сокраще-: ни  работы операционной системы по конструированию элементов карты работу Ф 6 р м у ла изобретени  Процессор ввода-вьшода, содержащий блок управлени , первый вход которого соединен со входом прмсессора, выход , блока управлени  соединен с первыми входами первого блока регистров, стека

регистров, арифметического блсжа, первого , второго, чрётъего и четвертого регистров и через п тый регистр - с Первым входом шестого регистра, вьссод которого соед№ен с первым входом каждого блока обмена группы, группа выходов шестого регистра через первый дешифратор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блока управлени , третий вход которого соединен с первым выходо первого блока регистров, второй вход которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвертый вход б рка управлени  соединены с первым выходом седьмого регистра, о вход которого и третий вход первого регистра соединены с выходами восьмого регистра, выход второго регистра соеди . нен со вторыми входами арифметического блока и стека регистров, вьвсоД последнего соединен с третьим входом второго регистра и п тым входом блока управлени , второй выход первого блока регистров соединен с третьим ЕКОДОМ арифметического блока, выход которого через дев тый регистр соединен с первым вхоДом первого буферного регистра выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом дес того регистра , группа вьрсодов последнего  вл етс  группой вькодов процессора, группа входов которого соединена с группой вхоДов логического коммутатора, первый выход которого соединен с первым входом первого Приоритетного блока, выход которо- го соединен со вторыми входами четвертого , де  тог6 и первого буферного регистров , mecTbnvi входом блока управлени  и первым входом одиннадцатого рвггистра , выхоД которого соедй1ен с третьим входом каждого блока обмена Pjxytiпы , группа выходов одданадцатого ре гистра через третий дешифратор соединена с четвертыми входами соответхгтвурэщих блоков, обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, вькод которого соединен со вторым входом четвертого регистра, и через второй буферный регистр - со вторым входом первого коммутатора , второй, третий и четвертый входы двенадцатого регистра соединены

с первым, вторым и третьим выходами каждого блока обмена группы, четвертые которых соед|шень1 через третий приоритетный блок с группой входов восьмого регистра, вход которого соеди- нен со вторым выходом каждого блока обмена группы, соединенного шиной обмена с вчешними устройствами, группа входов прсадессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым входо логического коммутатора и через четырнадцатый региЕстр - со вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блока управлени , третий выход первого блока регистров через п тнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом п того дешифратора , второй-вход и выход которого соединены соответственно со вторым выхоДом седьмого регистра и третьим входом стека регистров выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логичесрсого коммутатора соединен с первым входом первого триггера, о т л и ч а ю щ и и с   тем, что, с целью . повьпцени  его про11ускной способности, в него введен л второй блок регистров, шестйй дешифратор и дев ть триггеров, причем выход дес того регистра соединен со вторым входом логического ком мутатора и входом второго блока регистров , ВЫХ.ОД которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий вфрЕоды которого соединены с -B-xoatsAiM соответственно второго и fpiKRrepoB, выход второго трш через шаеледовательно соединеннее четвертой и триггеры соединен е ц  ким входом каждого блока обмеда врупны, вькод первого приоритетного €лока соединен с первыми входами шестого и седьмого триггеров, входы восьмого трштера соединены с одним ив ввкодов второго приоритетного блока и первым и п тым выходами каждого блока обмена группы, выход восьмого тршвера через последовательно соединенные шестой и седьмой триггеры соединен со вчюрЫМ входом третьего триггера, выкод которого соединен со вторым входом первого триггера, выход последнего соединен со вторым входом второго триг гера, четвертый выход первого блока регистров соединен через шестой деши4ратор со входом дев того триггера, выход которого через дес тый триггер соединен с шестым входом каждого блока обмена группы. 2. Процессор по п. 1, о т л и ч а ю ш и и с   тем, что каждый блок обмена содержит п ть коммутаторов, три дешифратора, дес ть регистров, два узла триггеров, буферную пам ть, три счет чика, дес ть триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной , выход которой соединен с первым входом второго комм татора, выход последнего соеД1шен с Первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход после; него соединен с первыми входами первого и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом .первого коммутатора,1 п тый вход блбка соединен со вторыми входами буферной пам ти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого , п того и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй выход первого уз ла триггеров соединен с первыми входам четвертого триггера и второго узла, тpнт геров, третьими входами буферной пам тк , второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, п того и шестого регистров, третьи входы которых соединены с соответствующими выходами третьего коммутатЪра , шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвертым входом тре тьего коммутатора и первым входом п того триггера, выход которого соединен со вторыми входами второго узла триггеров и двунаправленного коммутатора И С первым входом элемента И, выЖоЛ которого соединен с четвертым входом буферной пам ти, п тым входом первого коммутатора, вторым входом п того триггера.и через шестой триггер - с п тым входом буферной пам ти в шестым входом первого коммутатора, выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и п того триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым вхойэм четвертого коммутатора   п тыми вькодами блока и входом третьего коммутатора, выход первого Tpvtrrepa соединен со вторым входом седьмого регистра и первыми входами восьмого и дев того регистров, первого счетчика и п того коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом втчзрого счетчика, выход второго деши( соединен с третьим входом первого триггера, первым входом дев того триггера- и четвертыми входами второго и п того триггеров, выходы тре тьего дешифратора соединены со вторыми входами седьмого и дев того триггеров, выход дев того триггера соединен со вторыми входами дев того регистра, п тху го коммутатора, первого регистра, первого счетчика и третим входом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и второго счетчика соединены с восьмым и дев тым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра , четвертыми входами первого триггера и сецьмого регистра и третьими . Входами п того коммутатора и первых регистра и счетчика, вькод первого регистра соединен с шестым входом буферной пам ти и входом дес того гистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через дес тый регистр - с Tpev тъим входом двунаправленного коммутатора , выход которого соединен с первым входом дес того триггера, вторым входом элемента И, седьмым входом первого коммутатора, третьими вх;одами восьмого и дев того регистров и четвертыми входами п того коммутатора и регистра и счетчика, выход шестого триггера и первый выход, второго узла ,

триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и дев того триггеров, выходы восьмого регистра соединены с п тым входом пер вого триггера и первым входом второго дешифратора, выходы дев того регистра соединены с четвертым входом двунап равленного коммутатора и вторым входом второго деши } атора, третий выход второго узла триггеров соединен со вторым вхоДом- дес того триггера, выход которого соединен с третьим входом второго узла триггеров, п тым входом второго коммутатора и п тым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и дев тым входами первого коммутатора , дес тый вход которого соединен с ВБИоДом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с TpeTbmvi выходом блока и вторым входом третьего счетчика, вьосод третьего регистра соединен с н тыми входами второго и п тt5ro триггера, выходы п того и шестого регистров соединены с входами первого и третьего дешифраторов, выход дев того триггера соединен с шестым входом первого триггера.

Истоннвки информации, прин тые во внимание при экспертизе

1.Патент США, № 409О248, кл. 364-9ОО, опублик. 1978.

2.Патент США № 3905023,

кл. 34СХ-172,5, опублик. 1976 (прототип/ .

Claims (2)

1. Ф о р му ла изобретения

   Процессор ввода-вывода, содержащий ⁵⁵ блок управления, первый вход которого соединен со входом процессора, выход блока управления соединен с первыми входами первого блока регистров, стека регистров, арифметического блока, первого, второго, третьего и четвертого регистров и через пятый регистр - с первым входом шестого регистра, выход которого соединен с первым входом каждого блока обмена группы, группа выходов шестого регистра через первый дешифратор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блока управления, третий вход которого соединен с первым выходом первого блока регистров, второй вход которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвертый вход блока управления соединены с первым выходом седьмого регистра, о вход которого И третий вход первого регистра соединены с выходами восьмого регистра, выход второго регистра соединен со вторыми входами арифметического блока и стека регистров, выход последнего соединен с третьим входом второго регистра и пятым входом блока управления, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, группа выходов последнего является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого Приоритетного блока, выход которого соединен со вторыми входами четвертого, девятого и первого буферного регистров,’шестым входом блока управления и первым входом одиннадцатого регистра, выход которого соединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков, обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен со вторым входом четвертого регистра, и через второй буферный регистр - со вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены to вторым выходом каждого блока группы, соединенного шинсй обвчешними устройствами, группа процессора соединена с группой тринадцатого регистра, первый

   934465 16 с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через третий Приоритетный блок с группой входов восьмого регистра, вход которого соеди-* нен со обмена мена с входов входов выход которого соединен с первым входом логического коммутатора и через четырнадцатый регистр - со вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блока управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй-вход и выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регистров) выходы четвертого ₃₀ регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, о τη И. ч а ю щ и й с я тем, что, с целью . повышения его пропускной способности, в него шестой причем нен со мутатора и входом второго блока регистров, выход которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий выходы которого соединены с пе?>выми вхоДами соответственно второго и третьего триггеров, выход второго триггера через последовательно соединенные четвертый и пятый триггеры соединен е пятым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и седьмого триггеров, входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен со вторым входом третьего триггера, > введены второй блок регистров, дешифратор и девять триггеров, выход десятого регистра соедивторым входом логического ком55

   17 934465 18 выход которого соединен со вторым входом первого триггера, выход последнего соединен со вторым входом второго триггера, четвертый выход первого блока регистров соединен через шестой дешифра— 5 тор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы.
2. 2. Процессор по π. 1, о т л и ч а — 10 ю ш и й с я тем, что каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный 15 коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первым входом второго коммутатора, выход последнего соединен с 20 первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, 25 второй вход которого соединен со вторым входом блока, третий вход последнего соединен с первыми входами первого и второго триггеров и вторым входом первого коммутатора, четвертый 39 вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом первого коммутатора,v пятый вход блбка соединен со вторыми входами буферной памяти и третьего ₃₅ триггера, выход которого соединен с первыми входами второго, третьего, четвертого , пятого и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого ₄₀ узла триггеров соединен с четвертым выходом блока, второй выход первого узла триггеров соединен с первыми входами четвертого триггера и второго узла, триггеров, третьими входами буферной памяти, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регистров, третьи входы которых соединены с соот— ветствующими выходами третьего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвертым входом третьего коммутатора и первым входом пя— ⁵⁵ того триггера, выход которого соединен со вторыми входами второго узла триггеров и двунаправленного коммутатора и с первым входом элемента И, выход которого соединен с четвертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера.и через шестой триггер - с пятым входом буферной памяти и шестым входом первого коммутатора, выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и пятого триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым входом четвертого коммутатора и пятыми выходами блока и входом третьего коммутатора, выход первого триггера соединен со вторым входом седьмого регистра и первыми входами восьмого и девятого регистров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с третьим входом первого триггера, первым входом девятого триггера· и четвертыми входами второго и пятого триггеров, выходы третьего дешифратора соединены со вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен со вторыми входами девятого регистра, пятого коммутатора, первого регистра, первого счетчика и третьим входом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и второго счетчика соединены с восьмым и девятым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и седьмого регистра и третьими . входами пятого коммутатора и первых регистра и счетчика, выход первого регистра соединен с шестым входом буферной памяти и входом десятого ре-: гистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через десятый регистр - с третьим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом первого коммутатора, третьими входами восьмого и девятого регистров и четвертыми входами пятого коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход-второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и Девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго дешифратора, третий выход второго узла триггеров соединен со вторым входом* десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора и пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого комму

   934465 20 та тора, десятый вход которого соединен с выходом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвер5 тый коммутатор соединен с третьим выходом блока и вторым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггера, выходы пятого и шес10 того регистров соединены с входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггера.