KR19990062457A - 다이나믹 램 내장 마이크로 프로세서 및 다이나믹 램 내장 마이크로 프로세서의 데이터 전송 방법 - Google Patents

다이나믹 램 내장 마이크로 프로세서 및 다이나믹 램 내장 마이크로 프로세서의 데이터 전송 방법 Download PDF

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KR19990062457A
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마모루 사쿠가와
히로유키 곤도
나오토 오쿠무라
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

종래에는 장치 전체의 처리 속도의 향상에 관해 데이터 전송에 병목 현상이 발생하고, 시스템 버스(3)의 데이터 전송 능력은 규격에 의해 이미 정해져 있기 때문에 데이터 전송 능력을 임의로 높게 설정할 수 없어서 장치 전체의 처리 속도의 향상이 곤란하다고 하는 과제가 있었다.
본 발명에서는 버스 인터페이스 유닛(14)에 의한 데이터 입력 회수가 p 회에 도달하면, 버퍼(14a)에 저장된 데이터를 시스템 버스(13a)로부터 데이터 전송 능력이 높은 내부 버스(15)를 거쳐 DRAM(16)으로 전송한다. 한편, DRAM(16)에 저장된 CPU(17)의 처리 결과를 내부 버스(15)를 거쳐 취득한 후, 시스템 버스(13b)로 출력하는 DRAM 내장 마이크로 프로세서를 제공한다.

Description

다이나믹 램 내장 마이크로 프로세서 및 다이나믹 램 내장 마이크로 프로세서의 데이터 전송 방법
본 발명은, 예를 들면 화상 처리 시스템과 같이 대량의 데이터를 처리하는 시스템에 있어서 사용되는 다이나믹 랜덤 액세스 메모리(DRAM) 내장 마이크로 프로세서 및 DRAM 내장 마이크로 프로세서의 데이터 전송 방법에 관한 것이다.
도 12는 종래의 DRAM 내장 마이크로 프로세서를 나타내는 구성도로서, 도면에 있어서, 참조부호 (1)은 화상을 촬영하는 카메라, 참조부호 (2)는 카메라(1)에 의해 촬영된 화상의 데이터를 입력하여, 그 데이터를 입력할 경우 시스템 버스(3)의 마스터(master)로 되어, DRAM(4)으로의 액세스 신호를 출력하는 화상 입력부, 참조부호 (3)은 시스템 버스, 참조부호 (4)는 시스템 버스(3)에 접속된 DRAM, 참조부호 (8)은 화상 입력부(2)로부터 인터럽트 신호를 수신할 경우, 화상 입력부(2)에 의해 입력된 데이터를 시스템 버스(3)를 거쳐 DRAM(4)으로 전송하는 전송 기능과, DRAM(4)에 저장된 처리 결과를 시스템 버스(3)를 거쳐 화상 출력부(6)로 전송하는 전송 기능을 갖는 버스 인터페이스 유닛, 참조부호 (6)은 CPU(5)에 의해 전송된 처리 결과를 출력하는 화상 출력부, 참조부호 (7)은 화상 출력부(6)로부터 출력된 처리 결과에 근거하여 화상을 표시하는 표시 장치이며, 참조부호 (5)는 DRAM(4)에 전송된 데이터에 화상 처리를 실시하여 그 처리 결과를 그 DRAM(4)에 저장하는 처리 기능을 갖는 CPU이다.
다음에, 도 12에 나타낸 종래의 DRAM 내장 마이크로 프로세서의 동작에 대하여 설명한다.
우선, 카메라(1)가 화상을 촬영하면, 화상 입력부(2)가 카메라(1)에 촬영된 화상의 데이터를 입력하여, DRAM(4)으로의 전송 요구를 버스 인터페이스 유닛(8)에 출력한다.
그리고, 화상 입력부(2)로부터 DRAM(4)으로의 전송 요구가 출력되면, 버스 인터페이스 유닛(8)이 화상 입력부(2)에 의해 입력된 데이터를 시스템 버스(3)를 거쳐 DRAM(4)으로 전송한다.
단, 화상 데이터의 데이터수는 대량이기 때문에, 예를 들어, 시스템 버스(3)가 32비트의 데이터를 한번에 전송할 능력이 있는 경우에는, 송신하는 화상의 데이터수를 32로 나눈 회수분만큼 데이터의 전송을 반복할 필요가 있다.
그리고, CPU(5)는 DRAM(4)내에 저장된 데이터에 대해 화상 처리 등을 실시하여, 그 처리 결과를 그 DRAM(4)내에 다시 저장하는 처리를 실행한다.
그리고, 화상 출력부(6)가 버스 인터페이스 유닛(8)에 대해 처리 결과의 전송 요구를 출력하면, 버스 인터페이스 유닛(8)은 DRAM(4)으로부터 시스템 버스(3)를 거쳐, 화상 출력부(6)에 대하여 처리 결과를 전송한다.
이에 따라, 화상 출력부(6)가 그 처리 결과를 표시 장치(7)에 출력하여, 그 처리 결과에 근거하는 화상이 표시 장치(7)에 표시되게 된다.
종래의 DRAM 내장 마이크로 프로세서는 이상과 같이 구성되어 있기 때문에, 장치 전체의 처리 속도를 향상시킬 필요가 있는 경우, 일반적으로는 CPU(5)의 처리 능력을 향상시키면 되지만, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에는, CPU(5)의 처리 능력을 향상시키더라도, 화상 입력부(2)로부터 DRAM(4)에 대한 데이터 전송의 처리와, DRAM(4)으로부터 화상 출력부(6)에 대한 데이터 전송의 처리가 교대로 시스템 버스(3)를 점유할 필요가 있는 관계상, 시스템 버스(3)의 사용 빈도가 높아져, 데이터 전송에 많은 시간이 필요하게 되고, 이 때문에 장치 전체 처리 속도의 향상에 대해 병목현상으로 되는 과제가 있었다. 또한, 시스템 버스(3)의 전송 능력의 향상에는 한도가 있었다. 또한, 시스템 버스(3)의 데이터 전송 능력을 필요에 따라 향상할 수 없어, 결국, 장치 전체의 처리 속도를 향상시킬 수 없는 등의 과제가 있었다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 대량의 데이터를 취급하는 경우에서도, 장치 전체의 처리 속도를 향상시키는 것이 가능한 DRAM 내장 마이크로 프로세서 및 DRAM 내장 마이크로 프로세서의 데이터 전송 방법을 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도,
도 2는 본 발명의 실시예 1에 의한 DRAM 내장 마이크로 프로세서의 데이터 전송 방법을 나타내는 플로우차트,
도 3은 본 발명의 실시예 4에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도,
도 4는 내부 버스 콘트롤러 주변을 상세하게 나타내는 구성도,
도 5는 실시예 4에 의한 DRAM 내장 마이크로 프로세서의 데이터 전송을 설명하는 파형도,
도 6은 내부 버스 콘트롤러 주변을 상세하게 나타내는 구성도,
도 7은 본 발명의 실시예 6에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도,
도 8은 본 발명의 실시예 8에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도,
도 9는 처리의 흐름을 설명하는 설명도,
도 10은 DRAM(30)의 메모리맵의 일례를 나타내는 메모리맵도,
도 11은 복수의 DRAM 내장 마이크로 프로세서를 접속하여 사용하는 경우의 일례를 나타내는 구성도,
도 12는 종래의 DRAM 내장 마이크로 프로세서를 나타내는 구성도.
도면의 주요 부분에 대한 부호의 설명
13a, 13b : 시스템 버스(외부 전송로)
14 : 버스 인터페이스 유닛(입력 수단)
14a : 버퍼(제 1 버퍼)
18a, 26a : 버퍼(제 2 버퍼)
15 : 내부 버스(내부 전송로)
16, 30 : DRAM
17 : CPU(전송 수단, 처리 수단, 출력 수단)
18 : 버스 인터페이스 유닛(출력 수단)
21 : 내부 버스 콘트롤러(출력 수단)
22 : 출력 버퍼(출력 수단)
26 : 직렬 출력부(출력 수단)
27 : 직렬 신호선(외부 전송로)
54, 55, 56, 57 : DRAM 내장 마이크로 프로세서
본 발명에 관한 DRAM 내장 마이크로 프로세서 입력 수단에 의한 데이터 입력회수가 2회 이상의 소정 회수에 도달해, 제 1 버퍼가 데이터로 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM으로 전송하는 한편, DRAM에 저장된 데이터를 내부 전송로를 거쳐 취득하여 제 2 버퍼내에 기입하고, 그 데이터를 외부 전송로에 출력하여, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 입력 수단에 의한 데이터 입력 회수가 2회 이상의 소정 회수에 도달해, 제 1 버퍼가 데이터로 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM에 전송하는 한편, DRAM에 저장된 CPU의 처리 결과를 내부 전송로를 거쳐 제 2 버퍼내에 기입하고, 그 처리 결과를 외부로부터의 요구에 따라 외부 전송로에 출력하여, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 내부 전송로의 버스폭을 외부 전송로의 버스폭의 2배 이상으로 하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 입력 수단이 데이터를 저장하는 버퍼의 데이터 저장 용량을, 내부 전송로가 한번에 데이터를 전송할 수 있는 데이터량과 동등하거나 또는 정수배로 하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 출력 수단이 DRAM으로의 액세스로서 페이지 모드 액세스 또는 그와 유사한 액세스를 가능하게 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 출력 수단이 DRAM으로부터 취득한 데이터를 직렬 데이터로 변환하여, 그 직렬 데이터를 외부 전송로에 출력하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, 전송 수단이 데이터를 DRAM에 전송할 때 그 데이터를 출력 수단에 전송하도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서는, DRAM이 복수의 뱅크로 구성된 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서의 데이터 전송 방법은, 외부 전송로로부터의 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고, 또한 제 1 버퍼내에 기입된 데이터가 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM에 전송하는 한편, 그 DRAM에 저장된 데이터를, 내부 전송로를 거쳐 취득하여 그 데이터를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 한 것이다.
본 발명에 관한 DRAM 내장 마이크로 프로세서의 데이터 전송 방법은, 외부 전송로로부터의 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고, 또한 제 1 버퍼내에 기입된 데이터가 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM으로 전송하는 한편, 그 DRAM에 저장된 CPU의 처리 결과를 내부 전송로를 거쳐 취득하여, 그 처리 결과를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 바람직한 실시의 일례를 도면을 참조하면서 설명한다.
(실시예 1)
도 1은 발명의 실시예 1에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도로서, 도면에 있어서, 참조부호 (11)은 화상을 촬영하는 카메라, 참조부호 (12)는 카메라(11)에 의해 촬영된 화상의 데이터를 입력하고, CPU(17)가 그 화상의 데이터를 처리하기 위해서, 다이나믹 랜덤 액세스 메모리(DRAM)(16)에 데이터를 전송하는 화상 입력부, 참조부호 (13a, 13b)는 시스템 버스(외부 전송로)로서, 시스템 버스(13a)는 화상 입력부(12)가 상기의 처리를 실행하기 위해, 버스 인터페이스 유닛(14)과 접속되어 있다. 참조부호 (14)는 화상 입력부(12)로부터의 데이터 전송 요구(62)를 수신하여, 시스템 버스(13a)로부터 데이터를 입력하는 기능과, CPU(17)로부터 외부 메모리(52)나 주변 I/O(53)로의 명령 판독이나 오퍼랜드 액세스(operand access)하기 위해, 시스템 버스(13a)를 사용한 전송을 실행하는 기능을 갖는 버스 인터페이스 유닛(입력 수단), 참조부호 (14a)는 버스 인터페이스 유닛(14)이 한번에 입력하는 데이터수가 n 비트인 경우에는, n × p 비트분의 데이터를 저장하는 용량을 갖는 버퍼(제 1 버퍼), 그리고 참조부호 (54)는 DRAM 내장 마이크로 프로세서이다.
또한, 참조부호 (15)는 DRAM 내장 마이크로 프로세서(54)내의 내부 버스로서, 시스템 버스(13a, 13b)보다도 데이터 전송 능력이 높은(예를 들면, 버스폭이 넓으면서, 또한, 동작 주파수 등이 높음) 내부 버스(내부 전송로), 참조부호 (16)은 내부 버스(15)에 접속된 DRAM이고, CPU(17), 버스 인터페이스 유닛(14, 18)으로부터 액세스된다. 참조부호 (17)은 DRAM(16)내에 명령이나 데이터가 저장되어 있는 경우는, 내부 버스 제어부(51)를 거쳐 DRAM(16)에 액세스하고, 외부 메모리(52)나 주변 I/O(53)에 액세스하는 경우는, 버스 인터페이스 유닛(14)에 요구를 출력하는 기능을 갖는 CPU(전송 수단, 처리 수단, 출력 수단)이다.
또한, 참조부호 (18)은 화상 출력부(19)로부터의 요구를 수신하여, DRAM(16)에 액세스하고, 버퍼(18a)에 데이터를 저장한 후, 시스템 버스(13b)로 데이터를 출력하는 기능을 갖는 버스 인터페이스 유닛(출력 수단), 참조부호 (18a)는 버스 인터페이스 유닛(18)이 한번에 출력하는 데이터수가 n 비트인 경우에는, n × p 비트분의 데이터를 저장하는 용량을 갖는 버퍼(제 2 버프), 참조부호 (19)는 CPU(17)가 처리한 결과가 저장되어 있는 DRAM(16)으로부터 데이터를 입력하기 위해 버스 인터페이스 유닛(18)에 전송을 요구하여, 시스템 버스(13b)로부터 데이터를 입력하여 표시 장치(20)로 출력하는 화상 출력부, 참조부호 (20)은 화상 출력부(19)로부터 출력된 데이터를 표시하는 표시 장치, 참조부호 (13b)는 버스 인터페이스 유닛(18)과 화상 출력부(19)를 접속하는 시스템 버스(외부 전송로)이다.
참조부호 (51)은 DRAM(16)을 액세스하기 위한 제어 신호를 생성하는 기능과, 버스 인터페이스 유닛(14, 18) 및 CPU(17)로부터 송신되는 요구를 조정하는 기능을 갖는 내부 버스 제어부, 참조부호 (52)는 CPU(17)가 액세스하는 외부 메모리, 참조부호 (53)은 CPU(17)가 액세스하는 주변 I/O, 참조부호 (54)는 DRAM 내장 마이크로 프로세서이다. 참조부호 (61)은 버스 인터페이스 유닛(18)으로부터 데이터를 화상 출력부(19)로 전송하기 위한 인터페이스 신호로서, 전송 요구 허가와 판독·기입 등이 포함된다. 참조부호 (62)는 화상 입력부(12)로부터 데이터를 버스 인터페이스 유닛(14)으로 전송하기 위한 인터페이스 신호로서, 전송 요구 허가와 판독·기입 등이 포함된다. 참조부호 (63)은 버스 인터페이스 유닛(14)으로부터 내부 버스(15)를 거쳐 데이터를 DRAM(16)으로 전송하기 위한 인터페이스 신호로서, 전송 요구 허가와 판독·기입 등이 포함된다. 참조부호 (64)는 CPU(17)가 DRAM(16)을 액세스하기 위한 인터페이스 신호로서, 전송 요구 허가와 판독·기입 등이 포함된다. 참조부호 (65)는 버스 인터페이스 유닛(14, 18)이나 CPU(17)로부터의 요구를 조정하기 위해 내부 버스 제어부(51)로부터 출력되는 DRAM 제어 신호, 참조부호 (66)은 DRAM(16)으로부터 내부 버스(15)를 거쳐 데이터를 버스 인터페이스 유닛(18)으로 전송하기 위한 인터페이스 신호로서, 전송 요구 허가와 판독·기입 등이 포함된다.
도 2는 도 1에 나타낸 본 발명의 실시예 1에 의한 DRAM 내장 마이크로 프로세서에 있어서의 데이터 전송 방법을 나타내는 플로우차트이다.
다음에, 도 2를 참조하면서 도 1에 나타낸 실시예 1의 DRAM 내장 마이크로 프로세서의 동작에 대하여 설명한다.
우선, 카메라(11)가 화상을 촬영하면, 화상 입력부(12)가 카메라(11)에 의해 촬영된 화상의 데이터를 입력하고, DRAM(16)으로의 전송 요구를 버스 인터페이스 유닛(14)에 출력한다. 버스 인터페이스 유닛(14)에 의해 전송 요구가 접수되면, 화상 입력부(12)는 그 화상의 데이터를 시스템 버스(13a)에 출력한다. 그리고, 화상 입력부(12)가 화상의 데이터를 시스템 버스(13a)로 출력하면, 버스 인터페이스 유닛(14)이 시스템 버스(13a)로부터 화상의 데이터를 입력함과 동시에, 그 화상의 데이터를 버퍼(14a)에 저장한다(단계 ST1). 단, 버스 인터페이스 유닛(14)은 화상의 데이터의 데이터 입력 회수가 p 회에 도달하여(p≥2), 버퍼(14a)가 데이터로 채워져 풀(full) 상태(이것 이상, 데이터를 저장할 수가 없는 상태)로 되면, 버퍼(14a)내에 일시적으로 저장된 화상의 데이터를 DRAM(16)으로 전송한다(단계 ST2, ST3).
이렇게 하여 화상의 데이터가 버스 인터페이스 유닛(14)으로부터 DRAM(16)내로 전송되지만, 내부 버스(15)는 시스템 버스(13a)와 비교해, 버스폭을 확대하거나 하여 데이터 전송 능력을 높이는 것을 용이하게 할 수 있다(시스템 버스(13a)는 비용과 소비 전력의 관점으로부터 데이터 전송 능력을 높이는 것이 곤란하다). 즉, 내부 버스(15)는 시스템 버스(13a)의 버스폭의 m 배(m≥2)의 버스폭을 갖고 있다. 또한, 시스템 버스(13a)의 동작 주파수의 n 배(n≥2)의 동작 주파수로 동작이 가능하다.
이에 따라 내부 버스(15)의 데이터 전송 능력은, 시스템 버스(13a)의 데이터 전송 능력의 m 배의 능력을 갖는 것으로 되어, 버스 인터페이스 유닛(14)과 DRAM(16) 사이의 액세스 빈도가 종래의 것과 비교해 1/m로 되고, DRAM(16)의 이상적인 상태가 길어진다.
구체적으로는, 예를 들면, 시스템 버스(13a)가 한번에 데이터를 전송할 수 있는 최대의 비트수가 32 비트인 것으로 가정한다. 그리고, m=8로 한 경우에는, 내부 버스(15)가 한번의 데이터를 전송할 수 있는 비트수가 256 비트(=32×8)로 되기 때문에 내부 버스(15)의 데이터 전송 능력이 시스템 버스(13a)의 데이터 전송 능력의 8배로 되어, 버스 인터페이스 유닛(14)과 DRAM(16) 사이의 액세스 빈도를 종래의 것과 비교해 1/8로 억제하는 것이 가능하다.
그리고, CPU(17)는 DRAM(16)에 저장된 데이터에 화상 처리 등을 실시하여, 그 처리 결과를 그 DRAM(16)내에 저장한다(단계 ST4).
그리고, 화상 출력부(19)로부터의 데이터 전송 요구에 따라 버스 인터페이스 유닛(18)은, DRAM(16)을 액세스하여 처리 결과를 버퍼(18a)로 전송하고, 시스템 버스(13b)에 출력한다(단계 ST5). 단, 이 실시예 1의 DRAM 내장 마이크로 프로세서의 설명에서는, CPU(17)가 데이터에 대해 화상 처리 등을 실시하는 경우에 대하여 설명하고 있지만, 그 데이터에 근거하여 화상 처리 이외의 처리를 실행해도 좋고, 또한, 어떠한 처리도 시행하지 않도록 해도 좋다.
그 후, DRAM(16)내에 저장된 CPU(17)의 처리 결과는, 화상 출력부(19)로부터의 전송 요구에 따라, 버스 인터페이스 유닛(18)의 제어를 기초로 버퍼(18a)내에 일시적으로 저장된 후, 그 처리 결과를 순차적으로 시스템 버스(13b)를 거쳐 화상 출력부(19)에 출력한다(단계 ST6).
즉, 시스템 버스(13b)의 데이터 전송 능력이 내부 버스(15)의 데이터 전송 능력보다 낮은 관계상, 버퍼(18a)에 전송된 처리 결과를 한번에 시스템 버스(13b)에 출력할 수 없기 때문에, 예를 들면, 버퍼(18a)에 전송된 처리 결과가 256 비트의 데이터이면, 256 비트의 처리 결과를 8회에 나눠(m=8인 경우), 시스템 버스(13b)에 출력한다. 그리고, 버스 인터페이스 유닛(18)으로부터 CPU(17)의 처리 결과가 전송되면, 화상 출력부(19)가 그 처리 결과를 표시 장치(20)에 출력하여 그 처리 결과에 근거한 화상이 표시 장치(20)상에 표시되게 된다.
이상으로 설명한 바와 같이, 이 실시예 1의 DRAM 내장 마이크로 프로세서에 의하면, 버스 인터페이스 유닛(14)에 의한 데이터 입력 회수가 p 회에 도달할 경우, 버퍼(14a)에 저장된 데이터를 시스템 버스(13a)보다 데이터 전송 능력이 높은 내부 버스(15)를 거쳐 DRAM(16)에 전송하는 한편, DRAM(16)내에 저장된 CPU(17)의 처리 결과를 내부 버스(15)를 거쳐 취득하여, 그 처리 결과를 시스템 버스(13b)에 출력하도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에서도, 데이터의 전송이 병목현상으로 되지 않게 되어, 그 결과, 장치 전체의 처리 속도를 향상할 수 있는 효과를 얻을 수 있다.
(실시예 2)
도 1 및 도 2에 나타낸 실시예 1의 DRAM 내장 마이크로 프로세서에 있어서의 버퍼(14a)의 데이터 저장 용량과 내부 버스(15)의 버스폭의 관계에 대해서는 특별히 제한되어 있지 않지만, 버스 인터페이스 유닛(14)에 있어서, 시스템 버스(13a)를 거쳐 화상 입력부(12)로부터 송신된 화상의 데이터 입력 회수 p가, p=m이 되도록(상기한 바와 같이, m은 시스템 버스(13a)의 버스폭의 m 배(m≥2)의 버스폭을 갖는 내부 버스(15)의 버스폭을 의미함) 버퍼(14a)의 데이터 저장 용량과 내부 버스(15)의 버스폭을 설정한 경우에는, 버스 인터페이스 유닛(14)에 있어서의 데이터의 관리나 CPU(17)에 있어서의 데이터 전송의 관리 등을 보다 용이하게 실시할 수 있는 효과를 얻을 수 있다.
(실시예 3)
상기한 실시예 1의 DRAM 내장 마이크로 프로세서에서는, 버스 인터페이스 유닛(14)이 CPU(17)에 대해 데이터의 전송 요구를 출력하여, CPU(17)가 데이터를 전송하는 경우에 대하여 설명하였지만, CPU(17)의 명령 패치, CPU(17)의 오퍼랜드 액세스, 시스템 버스 마스터(도시하지 않음)로부터의 액세스 요구 등에 의해, CPU(17) 등이 데이터를 전송하도록 하더라도 좋고, 이 경우에 있어서도 상기한 실시예 1의 DRAM 내장 마이크로 프로세서의 경우와 마찬가지의 효과를 얻을 수 있다.
(실시예 4)
도 3은 본 발명의 실시예 4에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도이고, 도 4는 도 3에 나타내는 실시예 4의 DRAM 내장 마이크로 프로세서내의 내부 버스 콘트롤러 주변을 상세하게 나타내는 구성도이다. 도면에 있어서, 참조부호 (55)는 DRAM 내장 마이크로 프로세서, 참조부호 (21)은 내부 버스 콘트롤러(출력 수단)이다. 내부 버스 콘트롤러(21)는 외부 장치(도시하지 않음)로부터 송신된 칩 셀렉트 신호 CS를 수신하면, DRAM(16)내에 저장되어 있는 CPU(17)의 처리 결과를 버스트 판독하여, 버스트 판독된 그 처리 결과를 내부 버스(15)를 거쳐 출력 버퍼(22)내의 큐 q0∼q3으로 전송한다. 참조부호 (22)는 버스 콘트롤러(21)의 제어를 기초로 CPU(17)의 처리 결과를 시스템 버스(13a)에 출력하는 출력 버퍼(출력 수단), 참조부호 (23)은 어드레스를 비교하는 비교기이다. 또한, 도 1에 나타내는 DRAM 내장 마이크로 프로세서내의 구성 요소의 참조번호와 동일한 참조번호를 갖는 구성 요소는, 동일 또는 상당 부분을 나타내기 때문에 여기서는 설명을 생략한다.
다음에, 실시예 4의 DRAM 내장 마이크로 프로세서의 동작에 대하여 설명한다.
상기한 실시예 1의 DRAM 내장 마이크로 프로세서의 설명에서는, CPU(17)가 DRAM(16)내에 저장되어 있는 데이터를 버스 인터페이스 유닛(18)으로 전송할 때, DRAM(16)의 액세스 방법에 대해서는 특별히 언급하지 않는다.
통상은, CPU(17)가 한번에 취득할 수 있는 데이터수를 초과하는 대량의 데이터가 DRAM(16)내에 저장되어 있는 경우, CPU(17)가 DRAM(16)을 액세스할 때마다 전송하는 데이터의 어드레스를 지정하여, 데이터를 판독할 필요가 있다.
이 실시예 4의 DRAM 내장 마이크로 프로세서에서는, DRAM(16)내에 저장된 데이터의 내용을 페이지 전송, 즉, 최초에 DRAM(16)의 어드레스를 지정한 후에는, 다음 어드레스를 지정할 필요가 없는 전송 방법을 채용함으로써 데이터 전송의 고속화를 도모하는 것이다.
여기서는, 예를 들면, 시스템 버스(13a, 13b)의 데이터 전송 능력이 16 비트, 내부 버스(15)의 데이터 전송 능력이 256 비트, DRAM(16)내에서는 1 페이지가 1024 비트인 복수의 페이지내에 저장되어 있는 데이터를 액세스하는 경우를 예로 들어 설명한다.
우선, 클럭 신호 CLK에 동기하여 칩 셀렉트 신호 CS 및 DRAM(16)의 어드레스 A를 수신하면, 내부 버스 콘트롤러(21)가 도 5에 도시하는 바와 같이 칩 셀렉트 신호 CS의 지정(assert)시에 샘플링한 어드레스를 포함하는 1 페이지분(1024 비트)의 데이터를 버스트 판독하여, 그 데이터를 내부 버스(15)를 거쳐 출력 버퍼(22)의 큐 q0∼q3내에 전송한다.
그리고, 내부 버스 콘트롤러(21)는 데이터를 출력 버퍼(22)에 전송하면, 출력 버퍼(22)의 큐 q0∼q3내에 전송된 데이터를 16 비트씩 시스템 버스(13b)를 거쳐 화상 출력부(19)로 출력시키지만, 그 때, 그 출력하는 데이터가 동일 페이지내의 데이터, 즉, 큐 q0∼q3내에 저장되어 있는 데이터인지의 여부를 비교기(23)를 이용하여 판단하고, 큐 q0∼q3에 저장되어 있는 데이터가 아닌 경우에는, 큐 q0∼q3의 기억 내용을 소거(clear)하고, 다시, DRAM(16)으로부터 1 페이지분의 데이터를 버스트 판독하며, 마찬가지의 처리를 반복한다.
또, 도 5는 다시, 버스트 판독할 때에는, 데이터의 전송 사이클 DC가, 일단 하이 레벨 H로 되어 전송 대기 상태로 되고, 입출력 버퍼(22)의 큐 q0∼q3내가 데이터로 완전히 채워졌을 때 전송을 재개하는 것을 나타내고 있다.
이상과 같이, 이 실시예 4의 DRAM 내장 마이크로 프로세서에 따르면, DRAM(16)의 저장 내용을 취득하여 시스템 버스(13b)에 출력할 때, DRAM(16)내에 저장된 데이터를 페이지 전송 가능하도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에, 데이터 전송을 고속화할 수 있는 효과를 얻을 수 있다.
(실시예 5)
상기한 실시예 4의 DRAM 내장 마이크로 프로세서에서는, DRAM(16)내에 저장된 데이터를 페이지 전송할 때, 그 데이터를 나타내는 최초의 어드레스를 지정하는 경우에 대하여 설명하였지만, 도 6에 도시하는 바와 같이 제어 레지스터(24)가 어드레스를 지정하여, 큐 q0∼q3이 비게 되면, 증분기(25)가 제어 레지스터(24)의 어드레스를 증분하여 어드레스를 생성하도록 하더라도 좋다. 또, 화상 출력부(19)에 대한 데이터의 출력은 칩 셀렉트 신호 CS의 지정에 의해서 시작된다.
이상과 같이, 이 실시예 5의 DRAM 내장 마이크로 프로세서에 따르면, 상기 실시예 4의 DRAM 내장 마이크로 프로세서의 경우와 같이, 데이터 전송을 고속화할 수 있고, 또한 어드레스를 입력하는 단자를 삭감할 수 있는 효과를 얻을 수 있다.
(실시예 6)
상기한 실시예 1 내지 실시예 5의 DRAM 내장 마이크로 프로세서에서는, 버스 인터페이스 유닛(18) 또는 출력 버퍼(22)가 병렬 신호선인 시스템 버스(13a)를 거쳐 데이터를 화상 출력부(19)로 출력하는 경우에 대하여 설명하였다.
도 7은 실시예 6의 DRAM 내장 마이크로 프로세서를 나타내는 구성도이다. 도면에 있어서, 참조부호 (56)은 DRAM 내장 마이크로 프로세서, 참조부호 (28)은 DRAM(16)을 액세스하기 위한 어드레스를 생성하는 어드레스 생성부이고, 참조부호 (29)는 어드레스 생성부(28)에서 생성된 어드레스의 값을 증분하는 증분기이다. 또한, 참조부호 (26)은 직렬 출력부, 참조부호 (26a)는 버퍼, 참조부호 (26b)는 쉬프트 레지스터이다.
도 7에 나타내는 실시예 6의 DRAM 내장 마이크로 프로세서와 같이, DRAM(16)내에 저장되어 있는 데이터를, 일단, 버퍼(26a)(제 2 버퍼)내에 일시적으로 저장한 후, 클럭 신호에 동기시켜 쉬프트 레지스터(26b)로부터 1 비트씩 직렬 신호선(외부 전송로)(27)을 거쳐 화상 출력부(19)로 출력하는 직렬 출력부(출력 수단)(26)를 마련하도록 하더라도 좋다.
이상과 같이, 실시예 6의 DRAM 내장 마이크로 프로세서에 따르면, 상기한 실시예 1 내지 실시예 5의 DRAM 내장 마이크로 프로세서의 경우보다도, DRAM 내장 마이크로 프로세서의 입출력 단자의 수를 저감할 수 있는 효과를 얻을 수 있다.
(실시예 7)
상기한 실시예 1 내지 실시예 6의 DRAM 내장 마이크로 프로세서에서는, 화상 입력부(12)에 의해 입력된 화상의 데이터를, 일단, DRAM(16)내에 저장한 후, DRAM(16)내에 저장된 데이터를 화상 출력부(19)에 출력하는 경우에 대하여 설명하였지만, 버스 인터페이스 유닛(14)의 버퍼(14a)내에 저장된 데이터를, CPU(17) 등의 제어를 기초로, 예를 들면 도 1에 도시하는 바와 같이 내부 버스(15)를 거쳐 버스 인터페이스 유닛(18)의 버퍼(18a)내에 직접적으로 전송하도록 하더라도 좋다. 이 경우, 실시예 1 내지 실시예 6의 DRAM 내장 마이크로 프로세서의 경우보다 더욱, 전송의 고속화를 도모하는 효과를 얻을 수 있다.
(실시예 8)
도 8은 본 발명의 실시예 8에 의한 DRAM 내장 마이크로 프로세서를 나타내는 구성도로서, 도면에 있어서, 참조부호 (57)은 DRAM 내장 마이크로 프로세서, 참조부호 (30)은 기억 영역이 2개의 뱅크 영역 A, B로 분할된 DRAM이다. 또한, 도 1에 나타내는 DRAM 내장 마이크로 프로세서내의 구성 요소의 참조번호와 동일한 참조번호로 나타내어지는 구성 요소는, 동일 또는 상당 부분을 나타내기 때문에 여기서는 설명을 생략한다.
기억 영역이 분할된 DRAM(30)은, 버스 인터페이스 유닛(14)의 버퍼(14a)내에 저장된 데이터를 저장하는 뱅크 영역 A와, CPU(17)의 처리 결과를 저장하는 뱅크 영역 B를 갖는다. 도 9는 실시예 8의 DRAM 내장 마이크로 프로세서의 처리의 흐름을 나타내는 설명도이고, 도 10은 DRAM(30)내의 뱅크 영역 A, 뱅크 영역 B의 각각의 메모리맵의 일례를 나타내는 맵도이다.
다음에, 실시예 8의 DRAM 내장 마이크로 프로세서의 동작에 대하여 설명한다.
상기한 실시예 1 등의 DRAM 내장 마이크로 프로세서에서는, DRAM(16)에 대한 데이터의 전송 처리(여기서는, 전송 처리 A라고 함)를 실행한 후, CPU(17)가 화상 처리를 실행하여, 그 처리 결과를 화상 출력부(19)로 전송하는 전송 처리(여기서는, 전송 처리 B라고 함)를 실행하도록 하고 있기 때문에, 각 처리를 병렬로 처리할 수가 없다. 도 8에 도시하는 바와 같이, 실시예 8의 DRAM 내장 마이크로 프로세서에서는 DRAM(30)의 기억 영역을 버스 인터페이스 유닛(14)의 버퍼(14a)내에 저장된 데이터를 저장하는 전용의 뱅크 영역 A와, CPU(17)의 처리 결과를 저장하는 전용의 뱅크 영역 B로 분할하여 각 뱅크 영역의 액세스를 독립적으로, 또한 동시에 실행할 수 있다. 따라서, 도 9에 도시하는 바와 같이, 전송 처리 A와, 화상 처리와, 전송 처리 B를 독립적으로 병렬해서 실행할 수 있도록 되어, 그 결과, 페이지 히트율(page hit rate)을 향상하면서, 또한 데이터 전송의 고속화를 도모할 수 있는 효과가 얻어진다.
(실시예 9)
상기한 실시예 1 내지 실시예 8의 DRAM 내장 마이크로 프로세서에서는, DRAM 내장 마이크로 프로세서가 단독으로 사용되는 것에 대하여 설명하였지만, 도 11에 도시하는 바와 같이, 복수의 DRAM 내장 마이크로 프로세서를 접속하여 사용하도록 하더라도 좋다.
도 11은 복수의 DRAM 내장 마이크로 프로세서를 조합한 실시예 9에 관한 시스템을 나타내는 구성도로서, 도면에 있어서, 참조부호 (54, 55, 56, 57)은 실시예 1 내지 실시예 8의 DRAM 내장 마이크로 프로세서중 어느 하나이고, 참조부호 (31∼34)는 DMA 콘트롤러 등의 주변기기이다.
이와 같이, 실시예 1 내지 실시예 8의 DRAM 내장 마이크로 프로세서(54, 55, 56, 57) 등을 복수개 접속하여 시스템을 구성하는 경우, 각 프로세서(54, 55, 56, 57) 등의 사이의 버스는 내부 버스(15)와 마찬가지의 버스를 사용할 수 있기 때문에, 버스 액세스가 병목현상으로 되는 것이 적어, 프로세서의 수에 적당한 고속화를 도모할 수 있는 효과를 얻는다.
또, DRAM 내장 마이크로 프로세서의 버스 인터페이스 유닛(18)을 메모리 어드레스 공간에 매핑하면, DRAM(16)을 거치지 않고서 다른 DRAM 내장 마이크로 프로세서에 데이터를 전송할 수 있어, 데이터 전송의 고속화를 도모할 수 있는 효과를 얻을 수 있다.
(실시예 10)
상기한 실시예 1∼9 등의 DRAM 내장 마이크로 프로세서에서는, 데이터 전송의 방향이 변화하지 않는 경우(버스 인터페이스 유닛(14)이 데이터를 입력하고, 버스 인터페이스 유닛(18)이 데이터를 출력함)에 대하여 나타내었지만, 실시예 10의 DRAM 내장 마이크로 프로세서를 구비한 시스템에서는, DRAM 내장 마이크로 프로세서내에, 혹은 외부에, 시스템 버스(13a)의 버스 콘트롤러를 2개 마련하여, 2개의 버스 콘트롤러의 제어를 기초로 데이터의 전송 방향을 변화시키도록 하더라도 좋다.
또, 실시예 10의 DRAM 내장 마이크로 프로세서를 구비한 시스템의 경우, 시스템 버스(13a)에 접속되는 각 주변기기는 동일한 것을 사용할 수 있기 때문에, 간단한 제어에 의해 동작이 가능한 시스템을 실현할 수 있는 효과를 얻을 수 있다.
이상과 같이, 본 발명에 따르면, 입력 수단에 의한 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고 또한 제 1 버퍼가 데이터로 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM에 전송하는 한편, DRAM에 저장된 데이터를 내부 전송로를 거쳐 판독하여, 그 데이터를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에서도, 데이터의 전송이 병목현상으로 되지 않게 되어, 그 결과, 장치 전체의 처리 속도를 향상시킬 수 있는 효과가 있다.
본 발명에 따르면, 입력 수단에 의한 데이터 입력 회수가, 2회 이상의 소정 회수에 도달하고 또한 제 1 버퍼가 데이터로 채워지면, 제 1 버퍼내에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM으로 전송하는 한편, DRAM에 저장된 CPU의 처리 결과를 내부 전송로를 거쳐 판독하여, 그 처리 결과를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에서도, 데이터의 전송이 병목현상으로 되지 않게 되어, 그 결과, 장치 전체의 처리 속도를 향상시킬 수 있는 효과가 있다.
본 발명에 따르면, 내부 전송로의 버스폭이 외부 전송로의 버스폭의 2배 이상으로 되도록 구성하였기 때문에, 데이터 전송에 따른 DRAM의 액세스 빈도가 저하하여, 데이터 전송의 고속화를 도모하는 효과가 있다.
본 발명에 따르면, 입력 수단이 데이터를 저장하는 버퍼의 데이터 저장 용량을, 내부 전송로가 한번에 데이터를 전송할 수 있는 데이터량과 동일하게 하도록 구성하였기 때문에, 입력 수단에 있어서의 데이터의 관리나 전송 수단에 있어서의 데이터 전송의 관리 등이 용이하게 되는 효과가 있다.
본 발명에 따르면, 출력 수단이 DRAM의 저장 내용을 취득하여 외부 전송로에 출력할 때, DRAM의 저장 내용을 페이지 전송하도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에, 데이터 전송의 고속화를 도모할 수 있는 효과가 있다.
본 발명에 따르면, 출력 수단이 DRAM으로부터 취득한 데이터를 직렬 데이터로 변환하여 그 직렬 데이터를 외부 전송로에 출력하도록 구성하였기 때문에, DRAM 내장 마이크로 프로세서의 입출력 단자의 수를 저감할 수 있는 효과가 있다.
본 발명에 따르면, 전송 수단이 데이터를 DRAM으로 전송할 때, 그 데이터를 출력 수단에 전송하도록 구성하였기 때문에, 데이터 전송의 고속화를 더욱 도모할 수 있는 효과가 있다.
본 발명에 따르면, DRAM의 기억 영역을 분할하여, 전송 수단이 데이터를 저장하는 뱅크 영역과, 처리 수단이 처리 결과를 저장하는 뱅크 영역을 마련하도록 구성하였기 때문에, 전송 수단의 처리와, 처리 수단의 처리와, 출력 수단의 처리를 독립적으로 병렬하여 실행하는 것이 가능하도록 되어, 그 결과, 페이지 히트율이 향상하고, 데이터 전송의 고속화를 더욱 도모할 수 있는 효과가 있다.
본 발명에 따르면, 외부 전송로로부터의 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고 또한 제 1 버퍼내의 데이터가 채워지면, 제 1 버퍼에 저장된 데이터를 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM으로 전송하는 한편, 그 DRAM에 저장된 데이터를 내부 전송로를 거쳐 판독하여, 그 데이터를 제 2 버퍼를 거쳐 외부 전송로에 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에서도, 데이터의 전송이 병목현상으로 되지 않게 되어, 그 결과, 장치 전체의 처리 속도를 향상시킬 수 있는 효과가 있다.
본 발명에 따르면, 외부 전송로로부터의 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고 또한 제 1 버퍼가 데이터로 채워지면 제 1 버퍼내에 저장된 데이터를, 외부 전송로보다 데이터 전송 능력이 높은 내부 전송로를 거쳐 DRAM으로 전송하는 한편,그 DRAM에 저장된 CPU의 처리 결과를 내부 전송로를 거쳐 판독하여, 그 처리 결과를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 외부 전송로를 서로 독립하여 동작시키도록 구성하였기 때문에, 화상의 데이터와 같이 대량의 데이터를 취급하는 경우에서도, 데이터의 전송이 병목현상으로 되지 않아, 그 결과, 장치 전체의 처리 속도를 향상시킬 수 있는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 외부 전송로를 거쳐 데이터를 입력하여, 상기 데이터를 제 1 버퍼내에 저장하는 입력 수단과,
    상기 입력 수단에 의한 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고, 또한 상기 제 1 버퍼내가 상기 데이터로 채워지며, 상기 외부 전송로보다 높은 데이터 전송 능력을 갖고, 또 버스폭이 넓은 내부 전송로를 거쳐, 상기 제 1 버퍼내에 저장된 상기 데이터를 DRAM으로 전송하는 전송 수단과,
    상기 DRAM 내에 저장된 상기 데이터를 상기 내부 전송로를 거쳐 판독하여, 제 2 버퍼내로 기입하고, 상기 제 2 버퍼내에 저장된 상기 데이터를 외부 전송로로 출력하는 출력 수단을 포함하되,
    상기 제 1 버퍼 및 상기 제 2 버퍼에 접속된 각각의 상기 외부 전송로는 서로 독립하여 동작하는 것을 특징으로 하는 DRAM 내장 마이크로 프로세서.
  2. 외부 전송로를 거쳐 데이터를 입력하여, 상기 데이터를 제 1 버퍼내에 저장하는 입력 수단과,
    상기 입력 수단에 의한 데이터 입력 회수가 2회 이상의 소정 회수에 도달하고 또한 상기 제 1 버퍼내가 상기 데이터로 채워지면, 상기 외부 전송로보다 높은 데이터 전송 능력을 갖고, 또 버스폭이 넓은 내부 전송로를 거쳐, 상기 제 1 버퍼내에 저장된 상기 데이터를 DRAM으로 전송하는 전송 수단과,
    상기 DRAM내에 저장된 상기 데이터에 근거하여 소정의 처리를 실행하고, 얻어진 처리 결과를 상기 DRAM내에 저장하는 처리 수단과,
    상기 DRAM내에 저장된 상기 처리 결과를 상기 내부 전송로를 거쳐 판독하여, 판독한 상기 처리 결과를 제 2 버퍼내에 기입하고, 상기 제 2 버퍼내에 기입한 상기 처리 결과를 외부 전송로로 출력하는 출력 수단을 포함하되,
    상기 제 1 버퍼 및 제 2 버퍼에 접속된 각각의 상기 외부 전송로는 서로 독립하여 동작하는 것을 특징으로 하는 DRAM 내장 마이크로 프로세서.
  3. 외부 전송로를 거쳐 데이터를 입력하여, 상기 데이터를 제 1 버퍼내에 저장하고, 상기 외부 전송로를 거친 데이터 입력 회수가 2회 이상의 소정 회수에 도달하면, 상기 외부 전송로보다 높은 데이터 전송 능력을 갖는 내부 전송로를 거쳐, 상기 제 1 버퍼내에 저장된 상기 데이터를 DRAM으로 전송하고, 또한 상기 DRAM 내에 저장된 상기 데이터를 상기 내부 전송로를 거쳐 판독하여, 판독한 상기 데이터를 제 2 버퍼를 거쳐 외부 전송로로 출력하고, 상기 제 1 버퍼 및 상기 제 2 버퍼에 접속된 각각의 상기 외부 전송로는 서로 독립하여 동작하는 것을 특징으로 하는 DRAM 내장 마이크로 프로세서의 데이터 전송 방법.
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