JP2008046993A - 半導体装置およびバス間接続方法 - Google Patents
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Abstract
【課題】 外部バスより大きいデータ幅のレジスタを有する内部リソースと外部バスと同一のデータ幅のレジスタを有する内部リソースとを混載した半導体装置における外部アクセスの効率を向上させる。
【解決手段】 第1内部リソースは、外部バスよりデータ幅が大きい内部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第1レジスタを有する。第2内部リソースは、外部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第2レジスタを有する。バスインタフェース回路は、外部バスと内部バスとの間でのデータ送出動作を実施する。バスインタフェース回路は、外部バスと同一のデータ幅であり、外部バスからアクセス可能であるライトバッファおよびリードバッファを備えて構成される。
【選択図】 図1
【解決手段】 第1内部リソースは、外部バスよりデータ幅が大きい内部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第1レジスタを有する。第2内部リソースは、外部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第2レジスタを有する。バスインタフェース回路は、外部バスと内部バスとの間でのデータ送出動作を実施する。バスインタフェース回路は、外部バスと同一のデータ幅であり、外部バスからアクセス可能であるライトバッファおよびリードバッファを備えて構成される。
【選択図】 図1
Description
本発明は、外部バスより大きいデータ幅(ビット数)のレジスタを有する内部リソースおよび外部バスと同一のデータ幅のレジスタを有する内部リソースを混載した半導体装置、およびその半導体装置において外部バスと内部バスとの間を接続するバス間接続方法に関する。
半導体装置においては、外部バスのデータ幅と内部バスのデータ幅とが異なる場合がある。例えば、外部バスのデータ幅が16ビットであり、且つ内部バスのデータ幅が32ビットである場合、内部バスに接続される内部リソースによっては、レジスタの全ビット(32ビット)を一括してアクセスする仕様のものがある。このような場合に対応するための技術は、特許文献1などに開示されている。
図7は、従来の半導体装置を示している。図8は、半導体装置における内部リソースのレジスタマッピングを示している。従来の半導体装置DEVは、内部リソースRSC1、RSC2、内部バスBUSI(32ビット)およびバスインタフェース回路BIFを備えて構成されている。内部リソースRSC1は、複数のレジスタ(32ビット)を備えて構成されている。内部リソースRSC1のレジスタは、図8(a)に示すようなレジスタマッピングでアドレスが割り当てられている。内部リソースRSC2は、複数のレジスタ(16ビット)を備えて構成されている。内部リソースRSC2のレジスタは、図8(b)に示すようなレジスタマッピングでアドレスが割り当てられている。
内部バスBUSIは、バスインタフェース回路BIF(制御部CU)から供給される内部アドレス信号ADI、内部リード信号/RDIおよび内部ライト信号/WRIに基づいて、内部レディ信号/RDYIを活性化/非活性化させるとともに、内部リソースRSC1、RSC2におけるアクセス対象のレジスタに内部データ信号DI[31:0]を用いてライトアクセス/リードアクセスする。
バスインタフェース回路BIFは、制御部CUおよびバッファ部BUを備えて構成される。制御部CUは、外部バスBUSE(16ビット)から供給される外部アドレス信号ADE、外部リード信号/RDEおよび外部ライト信号/WREに基づいて、外部レディ信号/RDYE、内部ドレス信号ADI、内部リード信号/RDI、内部ライト信号/WRIおよびバッファ部BUの制御信号(バッファライト信号WRBR、WRBWおよび選択信号/SELR、/SELWを含む)を活性化/非活性化させる。
バッファ部BUは、リードバッファBUFR(16ビット)、ゲート回路GR、ライトバッファBUFW(16ビット)およびゲート回路GWを備えて構成されている。リードバッファBUFRは、制御部CUから供給されるバッファライト信号WRBRの活性化に応答して内部バスBUSIから供給される内部データ信号DI[31:16]を取り込み、取り込んだ信号をゲート回路GRに出力する。ゲート回路GRは、制御部CUから供給される選択信号/SELRの活性中にリードバッファBUFRの出力信号を外部データ信号DE[15:0]として出力する。
ライトバッファBUFWは、制御部CUから供給されるバッファライト信号WRBWの活性化に応答して外部バスBUSEから供給される外部データ信号DE[15:0]を取り込み、取り込んだ信号をゲート回路GWに出力する。ゲート回路GWは、制御部CUから供給される選択信号/SELWの活性中にライトバッファBUFRの出力信号を内部データ信号DI[31:16]として出力する。
図9は、従来の半導体装置における外部ライトアクセス時の動作を示している。図10は、従来の半導体装置における外部ライトアクセス時のデータフローを示している。なお、図9に示す動作は、外部バスBUSEから内部リソースRSC1におけるアドレスAが割り当てられたレジスタへのライトアクセス時の動作である。また、図10において、(C1)を付した太線矢印は図9のサイクルC1におけるデータフローを示し、(C2)を付した太線矢印は図9のサイクルC2におけるデータフローを示している。
サイクルC1において、外部バスBUSEは、外部アドレス信号ADEをアドレスAに設定するとともに外部データ信号DE[15:0]をデータD(A)に設定し、外部ライト信号/WREを低レベルに活性化させる。これ伴って、制御部CUは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(ライトバッファBUFW)へのバッファライト信号WRBWを高レベルに活性化させる。これにより、ライトバッファBUFWは、データD(A)に設定された外部データ信号DE[15:0]を取り込む(図10(C1))。そして、外部バスBUSEは、外部ライト信号/WREを高レベルに非活性化させ、その後、制御部CUは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC2において、外部バスBUSEは、外部データ信号DE[15:0]をデータD(A+2)に設定し、外部ライト信号/WREを低レベルに活性化させる。これに伴って、制御部CUは、内部アドレス信号ADIをアドレスAに設定するとともに内部ライト信号/WRIを低レベルに活性化させ、バッファ部BU(ゲート回路GW)への選択信号/SELWを低レベルに活性化させる。これにより、ゲート回路GWは、データD(A)に設定されたライトバッファBUFWの出力信号を内部データ信号DI[31:16]として出力する(図10(C2))。これと同時に、バッファ部BUは、データD(A+2)に設定された外部データ信号DE[15:0]を内部データ信号DI[15:0]として出力する(図10(C2))。これにより、内部バスBUSIは、内部リソースRSC1におけるアドレスAが割り当てられたレジスタにデータD(A)、D(A+2)をライトする。これに合わせて、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させる。これに伴って、制御部CUは、外部レディ信号/RDYEを高レベルに非活性化させ、その後、内部ライト信号/WRIを高レベルに非活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部ライト信号/WREを高レベルに非活性化させる。この後、制御部CUは、外部レディ信号/RDYEを低レベルに活性化させる。
図11は、従来の半導体装置における外部リードアクセス時の動作を示している。図12は、従来の半導体装置における外部リードアクセス時のデータフローを示している。なお、図11に示す動作は、外部バスBUSEから内部リソースRSC1におけるアドレスAが割り当てられたレジスタへのリードアクセス時の動作である。また、図12において、(C1)を付した太線矢印は図11のサイクルC1におけるデータフローを示し、(C2)を付した太線矢印は図11のサイクルC2におけるデータフローを示している。
サイクルC1において、外部バスBUSEは、外部アドレス信号ADEをアドレスAに設定し、外部リード信号/RDEを低レベルに活性化させる。これにより、制御部CUは、内部アドレス信号ADIをアドレスAに設定するとともに、内部リード信号/RDIを低レベルに活性化させる。これに伴って、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させた後に、内部リソースRSC1におけるアドレスAが割り当てられたレジスタからデータD(A)、D(A+2)をリードし、内部データ信号DI[31:16]、DI[15:0]をデータD(A)、D(A+2)に設定する。この後、制御部CUは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(リードバッファBUFR)へのバッファライト信号WRBRを高レベルに活性化させる。これに伴って、リードバッファBUFRは、データD(A)に設定された内部データ信号DI[31:16]を取り込む(図12(C1))。これと同時に、バッファ部BUは、データD(A+2)に設定された内部データ信号DI[15:0]を外部データ信号DE[15:0]として出力する(図12(C1))。そして、制御部CUは、内部リード信号/RDIを高レベルに非活性化させ、その後、内部バスBUSIは、内部レディ信号/RDYIを低レベルに活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部リード信号/RDEを高レベルに非活性化させる。この後、制御部CUは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC2において、外部バスBUSEは、外部リード信号/RDEを低レベルに活性化させる。これに伴って、制御部CUは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(ゲート回路GR)への選択信号/SELRを低レベルに活性化させる。これにより、ゲート回路GRは、データD(A)に設定されたリードバッファBUFRの出力信号を外部データ信号DE[15:0]として出力する(図12(C2))。そして、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部リード信号/RDEを高レベルに非活性化させる。この後、制御部CUは、外部レディ信号/RDYEを低レベルに活性化させる。
特開2000−132501号公報
内部リソースRSC2におけるレジスタのデータ幅は16ビットであるため、本来、外部バスBUSEから内部リソースRSC2のレジスタへのアクセスは、リードバッファBUFRやライトバッファBUFWを用いることなく、1サイクルで完了できる。しかしながら、図7の半導体装置DEVでは、外部バスBUSEから内部リソースRSC2のレジスタへのアクセスを完了するのに必ず2サイクル必要であり、1サイクル分の不要なサイクルが発生してしまう。
また、外部バスBUSEから内部リソースRSC1におけるレジスタの全てに同一データ(例えば、全ビットが“0”であるデータ)をライトする場合、アクセス対象のレジスタが変わる度にライトバッファBUFWにデータを格納するためのサイクルが発生し、外部アクセスの効率が非常に悪い。
本発明は、前述のような問題点に鑑みてなされたものであり、外部バスより大きいデータ幅のレジスタを有する内部リソースと外部バスと同一のデータ幅のレジスタを有する内部リソースとを混載した半導体装置における外部アクセスの効率を向上させることを目的とする。
本発明は、前述のような問題点に鑑みてなされたものであり、外部バスより大きいデータ幅のレジスタを有する内部リソースと外部バスと同一のデータ幅のレジスタを有する内部リソースとを混載した半導体装置における外部アクセスの効率を向上させることを目的とする。
本発明の一形態では、半導体装置は、内部バス、第1内部リソース、第2内部リソースおよびバスインタフェース回路を備えて構成される。内部バスは、外部バスよりデータ幅が大きい。第1内部リソースは、内部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第1レジスタを有する。第2内部リソースは、外部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第2レジスタを有する。バスインタフェース回路は、外部バスと内部バスとの間でのデータ送出動作を実施する(外部バスおよび内部バス間を接続する)。バスインタフェース回路は、外部バスと同一のデータ幅であり、外部バスからアクセス可能であるライトバッファおよびリードバッファを備えて構成される。
バスインタフェース回路は、外部バスから第1レジスタへのライトアクセスの際に、外部バスからライトバッファへのライトアクセスを利用して外部バスから内部バスへのデータ送出動作を実施し、外部バスから第1レジスタへのリードアクセスの際に、外部バスからリードバッファへのリードアクセスを利用して内部バスから外部バスへのデータ送出動作を実施する。バスインタフェース回路は、外部バスから第2レジスタへのライトアクセスの際に、外部バスからリードバッファへのリードアクセスを利用することなく外部バスから内部バスへのデータ送出動作を実施し、外部バスから第2レジスタへのリードアクセスの際に、外部バスからリードバッファへのリードアクセスを利用することなく内部バスから外部バスへのデータ送出動作を実施する。
具体的には、バスインタフェース回路は、外部バスから第1レジスタへのライトアクセスの際に、外部バスからライトバッファへのライトアクセスにより外部バスから供給されるデータをライトバッファに格納した後、次のサイクルで外部バスから供給されるデータとライトバッファのデータとを一括して第1レジスタのライトデータとして内部バスに送出する。バスインタフェース回路は、外部バスから第1レジスタへのリードアクセスの際に、内部バスから供給される第1レジスタのリードデータの一部を外部バスに送出するとともに内部バスから供給される第1レジスタのリードデータの残りをリードバッファに格納した後、次のサイクルで外部バスからリードバッファへのリードアクセスによりリードバッファのデータを外部バスに送出する。バスインタフェース回路は、外部バスから第2レジスタへのライトアクセスの際に、ライトバッファを用いることなく、外部バスから供給されるデータを第2レジスタのライトデータとして内部バスに送出する。バスインタフェース回路は、外部バスから第2レジスタへのリードアクセスの際に、リードバッファを用いることなく、内部バスから供給される第2レジスタのリードデータを外部バスに送出する。
また、第1内部リソースが複数の第1レジスタを備えて構成される場合、バスインタフェース回路は、外部バスから複数の第1レジスタへの同一データでのライトアクセスの際に、最初のサイクルで外部バスからライトバッファへのライトアクセスにより外部バスから供給されるデータをライトバッファに格納した後、以降のサイクルで外部バスから供給されるデータとライトバッファのデータとを一括してアクセス対象の第1レジスタのライトデータとして内部バスに送出する。好ましくは、バスインタフェース回路は、ライトバッファおよびリードバッファの双方として機能するリードライトバッファを備えて構成される。
以上のような半導体装置では、バスインタフェース回路におけるライトバッファおよびリードバッファが外部バスからアクセス可能であり、外部バスから第1レジスタへのライトアクセス(リードアクセス)の際にのみ、外部バスからライトバッファ(リードバッファ)へのライトアクセス(リードアクセス)を利用するため、外部バスから第2レジスタへのライトアクセス(リードアクセス)を1サイクルで完了させることができる。また、第1内部リソースが複数の第1レジスタを備えて構成される場合、外部バスから複数の第1レジスタへの同一データでのライトアクセスの際に、最初のサイクルでのみライトバッファにデータが格納されるため、外部バスから複数の第1レジスタへの同一データでのライトアクセスを少ないサイクル数で完了させることができる。このように、外部アクセスを最小限のサイクル数で完了させることができ、外部アクセスの効率の向上に大きく寄与する。
本発明によれば、外部バスより大きいデータ幅のレジスタを有する内部リソースおよび外部バスと同一のデータ幅のレジスタを有する内部リソースを混載した半導体装置における外部アクセスの効率を向上させることできる。
以下、図面を用いて本発明の実施形態を説明する。図1は、本発明の第1実施形態を示している。以下、図1について説明するが、図7で説明した要素と同一の要素については、図7で使用した符号と同一の符号を使用し、詳細な説明を省略する。図1の半導体装置DEVaは、図7の半導体装置DEVについてバスインタフェース回路BIFをバスインタフェース回路BIFaに置き換えて構成されている。
バスインタフェース回路BIFaは、制御部CUaおよびバッファ部BUを備えて構成されている。なお、半導体装置DEVaでは、バッファ部BUのライトバッファBUFWは、アドレスPが割り当てられており、外部バスBUSEからアクセス可能である。また、バッファ部BUのリードバッファBUFRは、アドレスQが割り当てられており、外部バスBUSEからアクセス可能である。制御部CUaは、制御部CUと基本的には同一である。制御部CUaと制御部CUとの相違点については、図2〜図5の説明により明らかになる。
図2は、図1の半導体装置における外部ライトアクセス時の動作を示している。図3は、図1の半導体装置における外部ライトアクセス時のデータフローを示している。なお、図2に示す動作は、外部バスBUSEから内部リソースRSC1におけるアドレスAが割り当てられたレジスタへのライトアクセス時の動作(サイクルC1、C2)および外部バスBUSEから内部リソースRSC2におけるアドレスMが割り当てられたレジスタへのライトアクセス時の動作(サイクルC3)である。また、図3において、(C1)を付した太線矢印は図2のサイクルC1におけるデータフローを示し、(C2)を付した太線矢印は図2のサイクルC2におけるデータフローを示し、(C3)を付した太線矢印は図2のサイクルC3におけるデータフローを示している。
サイクルC1において、外部バスBUSEは、外部アドレス信号ADEをアドレスPに設定するとともに外部データ信号DE[15:0]をデータD(A)に設定し、外部ライト信号/WREを低レベルに活性化させる。これに伴って、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(ライトバッファBUFW)へのバッファライト信号WRBWを高レベルに活性化させる。これにより、ライトバッファBUFWは、データD(A)に設定された外部データDE[15:0]を取り込む(図3(C1))。そして、外部バスBUSEは、外部ライト信号/WREを高レベルに非活性化させ、その後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC2において、外部バスBUSEは、外部アドレス信号ADEをアドレスA+2に設定するとともに外部データ信号DE[15:0]をデータD(A+2)に設定し、外部ライト信号/WREを低レベルに活性化させる。これに伴って、制御部CUaは、内部アドレス信号ADIをアドレスA+2に設定するとともに内部ライト信号/WRIを低レベルに活性化させ、バッファ部BU(ゲート回路GW)への選択信号/SELWを低レベルに活性化させる。これにより、ゲート回路GWは、データD(A)に設定されたライトバッファBUFWの出力信号を内部データ信号DI[31:16]として出力する(図3(C2))。これと同時に、バッファ部BUは、データD(A+2)に設定された外部データ信号DE[15:0]を内部データ信号DI[15:0]として出力する(図3(C2))。これにより、内部バスBUSIは、内部リソースRSC1におけるアドレスAが割り当てられたレジスタにデータD(A)、D(A+2)をライトする。これに合わせて、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させる。これに伴って、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させ、その後、内部ライト信号/WRIを高レベルに非活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部ライト信号/WREを高レベルに非活性化させる。この後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC3において、外部バスBUSEは、外部アドレス信号ADEをアドレスM+2に設定するとともに外部データ信号DE[15:0]をデータD(M+2)に設定し、外部ライト信号/WREを低レベルに活性化させる。これに伴って、制御部CUaは、内部アドレス信号ADIをアドレスM+2に設定するとともに内部ライト信号/WRIを低レベルに活性化させる。これと同時に、バッファ部BUは、データD(M+2)に設定された外部データ信号DE[15:0]を内部データ信号DI[15:0]として出力する(図3(C3))。これにより、内部バスBUSIは、内部リソースRSC2におけるアドレスMが割り当てられたレジスタにデータD(M+2)をライトする。これに合わせて、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させる。これに伴って、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させ、その後、内部ライト信号/WRIを高レベルに非活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部ライト信号/WREを高レベルに非活性化させる。この後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
図4は、図1の半導体装置における外部リードアクセス時の動作を示している。図5は、図1の半導体装置における外部リードアクセス時のデータフローを示している。なお、図4に示す動作は、外部バスBUSEから内部リソースRSC1におけるアドレスAが割り当てられたレジスタへのリードアクセス時の動作(サイクルC1、C2)および外部バスBUSEから内部リソースRSC2におけるアドレスMが割り当てられたレジスタへのリードアクセス時の動作(サイクルC3)である。また、図5において、(C1)を付した太線矢印は図4のサイクルC1におけるデータフローを示し、(C2)を付した太線矢印は図4のサイクルC2におけるデータフローを示し、(C3)を付した太線矢印は図4のサイクルC3におけるデータフローを示している。
サイクルC1において、外部バスBUSEは、外部アドレス信号ADEをアドレスAに設定し、外部リード信号/RDEを低レベルに活性化させる。これにより、制御部CUaは、内部アドレス信号ADIをアドレスAに設定するとともに内部リード信号/RDIを低レベルに活性化させる。これに伴って、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させた後に、内部リソースRSC1におけるアドレスAが割り当てられたレジスタからデータD(A)、D(A+2)をリードし、内部データ信号DI[31:16]、DI[15:0]をデータD(A)、D(A+2)に設定する。この後、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(リードバッファBUFR)へのバッファライト信号WRBRを高レベルに活性化させる。これに伴って、リードバッファBUFRは、データD(A)に設定された内部データDI[31:16]を取り込む(図5(C1))。これと同時に、バッファ部BUは、データD(A+2)に設定された内部データ信号DI[15:0]を外部データ信号DE[15:0]として出力する(図5(C1))。そして、制御部CUaは、内部リード信号/RDIを高レベルに非活性化させ、その後、内部バスBUSIは、内部レディ信号/RDYIを低レベルに活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部リード信号/RDEを高レベルに非活性化させる。この後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC2において、外部バスBUSEは、外部アドレス信号ADEをアドレスQに設定し、外部リード信号/RDEを低レベルに活性化させる。これにより、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させるとともに、バッファ部BU(ゲート回路GR)への選択信号/SELRを低レベルに活性化させる。これに伴って、ゲート回路GRは、データD(A)に設定されたリードバッファBUFRの出力信号を外部データ信号DE[15:0]として出力する(図5(C2))。そして、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部リード信号/RDEを高レベルに非活性化させる。この後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
サイクルC3において、外部バスBUSEは、外部アドレス信号ADEをアドレスM+2に設定し、外部リード信号/RDEを低レベルに活性化させる。これにより、制御部CUaは、内部アドレス信号ADIをアドレスM+2に設定するとともに内部リード信号/RDIを低レベルに活性化させる。これに伴って、内部バスBUSIは、内部レディ信号/RDYIを高レベルに非活性化させた後に、内部リソースRSC2におけるアドレスMが割り当てられたレジスタからデータD(M+2)をリードし、内部データ信号DI[15:0]をデータD(M+2)に設定する。この後、制御部CUaは、外部レディ信号/RDYEを高レベルに非活性化させる。これと同時に、バッファ部BUは、データD(M+2)に設定された内部データ信号DI[15:0]を外部データ信号DE[15:0]として出力する(図5(C3))。そして、制御部CUaは、内部リード信号/RDIを高レベルに非活性化させ、その後、内部バスBUSIは、内部レディ信号/RDYIを低レベルに活性化させる。また、外部バスBUSEは、外部レディ信号/RDYEが非活性化された後に、外部リード信号/RDEを高レベルに非活性化させる。この後、制御部CUaは、外部レディ信号/RDYEを低レベルに活性化させる。
以上のような第1実施形態では、バスインタフェース回路BIFaにおけるライトバッファBUFWおよびリードバッファBUFRが外部バスBUSEからアクセス可能であり、外部バスBUSEから内部リソースRSC1のレジスタへのライトアクセス(リードアクセス)の際にのみ、外部バスBUSEからライトバッファBUFW(リードバッファBUFR)へのライトアクセス(リードアクセス)を利用するため、外部バスBUSEから内部リソースRSC2のレジスタへのライトアクセス(リードアクセス)を1サイクルで完了させることができる。また、内部リソースRSC1の複数のレジスタに同一データをライトする際に、最初のサイクルでのみライトバッファBUFWにデータをライトすればよいため、外部バスBUSEから内部リソースRSC1の複数のレジスタへの同一データでのライトアクセスを少ないサイクル数で完了させることができる。このように、外部アクセスを最小限のサイクル数で完了させることができ、外部アクセスの効率の向上に大きく寄与できる。
図6は、本発明の第2実施形態を示している。以下、図6について説明するが、図1および図7で説明した要素と同一の要素については、図1および図7で使用した符号と同一の符号を使用し、詳細な説明を省略する。図6の半導体装置DEVbは、図1の半導体装置DEVaについてバスインタフェース回路BIFaをバスインタフェース回路BIFbに置き換えて構成されている。バスインタフェース回路BUFbは、制御部CUaおよびバッファ部BUaを備えて構成されている。バッファ部BUaは、バッファ部BUについてライトバッファBUFWおよびリードバッファBUFRをリードライトバッファBUFRWに置き換えて構成されている。リードライトバッファBUFRWは、ライトバッファBUFWおよびリードバッファBUFRの双方として機能する。外部バスBUSEによるライトアクセスとリードアクセスとが競合することはないため、ライトバッファBUFWおよびリードバッファBUFRに代えてリードライトバッファBUFRWを設けても、外部アクセスの正常性が失われることはない。
以上のような第2実施形態でも、第1実施形態と同様の効果が得られる。また、第2実施形態では、リードライトバッファBUFRWでライトバッファBUFWおよびリードバッファBUFRの双方の機能を実現しているため、バスインタフェース回路BIFaに比べてバスインタフェース回路BIFbの回路規模を低減でき、半導体装置DEVbの小規模化に寄与できる。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
BIFa、BIFb‥バスインタフェース回路;BU、BUa‥バッファ部;BUFR‥リードバッファ;BUFRW‥リードライトバッファ;BUFW‥ライトバッファ;BUSE‥外部バス;BUSI‥内部バス;CUa‥制御部;DEVa、DEVb‥半導体装置;GR、GW‥ゲート回路;RSC1、RSC2‥内部リソース
Claims (10)
- 外部バスよりデータ幅が大きい内部バスと、
前記内部バスと同一のデータ幅であり、前記外部バスから前記内部バスを介してアクセス可能である第1レジスタを有する第1内部リソースと、
前記外部バスと同一のデータ幅であり、前記外部バスから前記内部バスを介してアクセス可能である第2レジスタを有する第2内部リソースと、
前記外部バスと前記内部バスとの間でのデータ送出動作を実施するバスインタフェース回路とを備え、
前記バスインタフェース回路は、
前記外部バスと同一のデータ幅であり、前記外部バスからアクセス可能であるライトバッファおよびリードバッファを備え、
前記外部バスから前記第1レジスタへのライトアクセスの際に、前記外部バスから前記ライトバッファへのライトアクセスを利用して前記外部バスから前記内部バスへのデータ送出動作を実施し、前記外部バスから前記第1レジスタへのリードアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用して前記内部バスから前記外部バスへのデータ送出動作を実施し、
前記外部バスから前記第2レジスタへのライトアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用することなく前記外部バスから前記内部バスへのデータ送出動作を実施し、前記外部バスから前記第2レジスタへのリードアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用することなく前記内部バスから前記外部バスへのデータ送出動作を実施することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記バスインタフェース回路は、
前記外部バスから前記第1レジスタへのライトアクセスの際に、前記外部バスから前記ライトバッファへのライトアクセスにより前記外部バスから供給されるデータを前記ライトバッファに格納した後、次のサイクルで前記外部バスから供給されるデータと前記ライトバッファのデータとを一括して前記第1レジスタのライトデータとして前記内部バスに送出し、
前記外部バスから前記第1レジスタへのリードアクセスの際に、前記内部バスから供給される前記第1レジスタのリードデータの一部を前記外部バスに送出するとともに前記内部バスから供給される前記第1レジスタのリードデータの残りを前記リードバッファに格納した後、次のサイクルで前記外部バスから前記リードバッファへのリードアクセスにより前記リードバッファのデータを前記外部バスに送出することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記バスインタフェース回路は、
前記外部バスから前記第2レジスタへのライトアクセスの際に、前記ライトバッファを用いることなく、前記外部バスから供給されるデータを前記第2レジスタのライトデータとして前記内部バスに送出し、
前記外部バスから前記第2レジスタへのリードアクセスの際に、前記リードバッファを用いることなく、前記内部バスから供給される前記第2レジスタのリードデータを前記外部バスに送出することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1内部リソースは、複数の前記第1レジスタを備え、
前記バスインタフェース回路は、前記外部バスから前記複数の第1レジスタへの同一データでのライトアクセスの際に、最初のサイクルで前記外部バスから前記ライトバッファへのライトアクセスにより外部バスから供給されるデータをライトバッファに格納した後、以降のサイクルで前記外部バスから供給されるデータと前記ライトバッファのデータとを一括してアクセス対象の第1レジスタのライトデータとして前記内部バスに送出することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記バスインタフェース回路は、前記ライトバッファおよび前記リードバッファの双方として機能するリードライトバッファを備えることを特徴とする半導体装置。 - 外部バスよりデータ幅が大きい内部バスと、前記内部バスと同一のデータ幅であり、前記外部バスから前記内部バスを介してアクセス可能である第1レジスタを有する第1内部リソースと、前記外部バスと同一のデータ幅であり、前記外部バスから前記内部バスを介してアクセス可能である第2レジスタを有する第2内部リソースとを備えた半導体装置において前記外部バスおよび前記内部バス間を接続するバス間接続方法であって、
前記外部バスと前記内部バスとの間に、前記外部バスと同一のデータ幅であり、前記外部バスからアクセス可能であるライトバッファおよびリードバッファを設け、
前記外部バスから前記第1レジスタへのライトアクセスの際に、前記外部バスから前記ライトバッファへのライトアクセスを利用して前記外部バスから前記内部バスへのデータ送出動作を実施し、前記外部バスから前記第1レジスタへのリードアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用して前記内部バスから前記外部バスへのデータ送出動作を実施し、
前記外部バスから前記第2レジスタへのライトアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用することなく前記外部バスから前記内部バスへのデータ送出動作を実施し、前記外部バスから前記第2レジスタへのリードアクセスの際に、前記外部バスから前記リードバッファへのリードアクセスを利用することなく前記内部バスから前記外部バスへのデータ送出動作を実施することを特徴とするバス間接続方法。 - 請求項6記載のバス間接続方法において、
前記外部バスから前記第1レジスタへのライトアクセスの際に、前記外部バスから前記ライトバッファへのライトアクセスにより前記外部バスから供給されるデータを前記ライトバッファに格納した後、次のサイクルで前記外部バスから供給されるデータと前記ライトバッファのデータとを一括して前記第1レジスタのライトデータとして前記内部バスに送出し、
前記外部バスから前記第1レジスタへのリードアクセスの際に、前記内部バスから供給される前記第1レジスタのリードデータの一部を前記外部バスに送出するとともに前記内部バスから供給される前記第1レジスタのリードデータの残りを前記リードバッファに格納した後、次のサイクルで前記外部バスから前記リードバッファへのリードアクセスにより前記リードバッファのデータを前記外部バスに送出することを特徴とするバス間接続方法。 - 請求項6記載のバス間接続方法において、
前記外部バスから前記第2レジスタへのライトアクセスの際に、前記ライトバッファを用いることなく、前記外部バスから供給されるデータを前記第2レジスタのライトデータとして前記内部バスに送出し、
前記外部バスから前記第2レジスタへのリードアクセスの際に、前記リードバッファを用いることなく、前記内部バスから供給される前記第2レジスタのリードデータを前記外部バスに送出することを特徴とするバス間接続方法。 - 請求項6記載のバス間接続方法において、
前記第1内部リソースが複数の前記第1レジスタを備えて構成される場合、前記外部バスから前記複数の第1レジスタへの同一データでのライトアクセスの際に、最初のサイクルで前記外部バスから前記ライトバッファへのライトアクセスにより外部バスから供給されるデータをライトバッファに格納した後、以降のサイクルで前記外部バスから供給されるデータと前記ライトバッファのデータとを一括してアクセス対象の第1レジスタのライトデータとして前記内部バスに送出することを特徴とするバス間接続方法。 - 請求項6記載のバス間接続方法において、
前記外部バスと前記内部バスとの間に、前記ライトバッファおよび前記リードバッファの双方として機能するリードライトバッファを設けることを特徴とするバス間接続方法。
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