JP4257358B2 - バス制御方法および装置 - Google Patents
バス制御方法および装置 Download PDFInfo
- Publication number
- JP4257358B2 JP4257358B2 JP2006287077A JP2006287077A JP4257358B2 JP 4257358 B2 JP4257358 B2 JP 4257358B2 JP 2006287077 A JP2006287077 A JP 2006287077A JP 2006287077 A JP2006287077 A JP 2006287077A JP 4257358 B2 JP4257358 B2 JP 4257358B2
- Authority
- JP
- Japan
- Prior art keywords
- card bus
- card
- compliant device
- address
- accessing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
図1は本発明の一実施形態によるPCI制御システムを示すブロック図である。本実施形態によるPCI制御システムは、PCIホスト制御部10がPCIバスを介して複数のPCIデバイスおよびCardBus_PCカードに接続され、ホストCPU11の制御下でそれらに対する書き込み/読み出し動作が実行される。ここでは、説明を簡単にするために、2つのPCIデバイス#1および#2と1つのCardBus_PCカード#1がPCIバスに接続されているものとする。
カードFRAME信号生成部105は、CardBus_PCカードにアクセスするときのみCardBus_PCカード用のFRAME(Card)信号を生成するが、この機能を実現する種々の回路を考えることができる。ここではカードアドレス判定部106とORゲート107とを用いた回路を例示する。
カードアドレス判定部106は、CONFIG_ADDRESSレジスタ102の設定値がCardBus_PCカード#1にアクセスするためのアドレスなのか、PCIデバイスにアクセスするためのアドレスなのかを判定する。以下、PCIデバイス/カードへのアクセス動作について説明する。
図1に示す実施形態では、1つのCardBus_PCカード#1がPCIバスに接続された場合を例示したが、n(n>1)個のCardBus_PCカード#1〜#nが接続されていても基本的な構成は同様である。すなわち、カードアドレス判定部106は、CardBus_PCカード#1〜#nの各々にアクセスするためのアドレスと各々に対応する判定結果信号SCARD#1〜SCARD#nとを有し、ORゲート107_#1〜107_#nは判定結果信号SCARD#1〜SCARD#nのそれぞれを入力し、PCIサイクル発生部104からのFRAME信号を共通に入力する。ORゲート107_#1〜107_#nの各々の動作は、上述した1個のORゲート107の場合と同じである。
11 ホストCPU
101 ホストブリッジ
102 CONFIG_ADDRESSレジスタ
103 CONFIG_DATAレジスタ
104 PCIサイクル発生部
105 カードFRAME信号生成部
106 カードアドレス判定部
107 ORゲート
Claims (8)
- 少なくとも1つのCardBus(以下、「カードバス」という。)準拠デバイスを含む複数のデバイスを接続するバスの制御装置において、
あるデバイスにアクセスするときに当該デバイスに対するトランザクションの開始を示すトランザクション開始信号を生成する生成手段と、
あるカードバス準拠デバイスにアクセスする時、前記トランザクション開始信号を用いて当該カードバス準拠デバイス専用のトランザクション開始信号を生成するカードバス準拠デバイス専用生成手段と、
を有し、
前記トランザクション開始信号は前記カードバス準拠デバイス以外のデバイスに共通に供給されるPCI(Peripheral Components Interconnection)上のFRAME信号であり、前記カードバス準拠デバイス以外のデバイスの各々はIDSEL信号により識別されることを特徴とするバス制御装置。 - 前記カードバス準拠デバイス専用生成手段は、
前記デバイスにアクセスするためのアドレスがカードバス準拠デバイスにアクセスするためのアドレスであるか否かを判定する判定手段と、
前記カードバス準拠デバイスにアクセスするためのアドレスである場合に前記トランザクション開始信号を前記カードバス準拠デバイス専用トランザクション開始信号として当該カードバス準拠デバイスへ出力するゲート手段と、
を有することを特徴とする請求項1に記載のバス制御装置。 - 前記デバイスにアクセスするためのアドレスはCONFIG_ADDRESSレジスタに格納されることを特徴とする請求項1または2に記載のバス制御装置。
- 少なくとも1つのCardBus(以下、「カードバス」という。)準拠デバイスを含む複数のデバイスを接続するバスの制御方法において、
前記カードバス準拠デバイス以外の任意のデバイスにアクセスする時、当該デバイスに対するトランザクションの開始を示すトランザクション開始信号を生成し、
あるカードバス準拠デバイスにアクセスする時、前記トランザクション開始信号を用いて前記カードバス準拠デバイス専用のトランザクション開始信号を生成し、
前記トランザクション開始信号は前記カードバス準拠デバイス以外のデバイスに共通に供給されるPCI(Peripheral Components Interconnection)上のFRAME信号であり、前記カードバス準拠デバイス以外のデバイスの各々はIDSEL信号により識別されることを特徴とするバス制御方法。 - 前記カードバス準拠デバイスにアクセスするか否かの判定は、前記デバイスにアクセスするためのアドレスとカードバス準拠デバイスにアクセスするためのアドレスとの一致あるいは不一致により行われ、
前記カードバス準拠デバイスにアクセスするためのアドレスである場合に前記トランザクション開始信号を前記カードバス準拠デバイス専用トランザクション開始信号として当該カードバス準拠デバイスへ出力する、
ことを特徴とする請求項5に記載のバス制御方法。 - 前記デバイスにアクセスするためのアドレスはCONFIG_ADDRESSレジスタに格納されることを特徴とする請求項4または5に記載のバス制御方法。
- 少なくとも1つのCardBus(以下、「カードバス」という。)準拠デバイスを含む複数のデバイスを接続するバスの制御をコンピュータに実行させるためのプログラムにおいて、
前記カードバス準拠デバイス以外の任意のデバイスにアクセスする時、当該デバイスに対するトランザクションの開始を示すトランザクション開始信号を生成ステップと、
あるカードバス準拠デバイスにアクセスする時、前記トランザクション開始信号を用いて前記カードバス準拠デバイス専用のトランザクション開始信号を生成ステップと、
を前記コンピュータに実行させ、
前記トランザクション開始信号は前記カードバス準拠デバイス以外のデバイスに共通に供給されるPCI(Peripheral Components Interconnection)上のFRAME信号であり、前記カードバス準拠デバイス以外のデバイスの各々はIDSEL信号により識別されることを特徴とするプログラム。 - 前記デバイスにアクセスするためのアドレスとカードバス準拠デバイスにアクセスするためのアドレスとの一致あるいは不一致により前記カードバス準拠デバイスにアクセスするか否かを判定するステップと、
前記カードバス準拠デバイスにアクセスするためのアドレスである場合に前記トランザクション開始信号を前記カードバス準拠デバイス専用トランザクション開始信号として当該カードバス準拠デバイスへ出力するステップと、
を前記コンピュータに実行させることを特徴とする請求項7に記載のプログラム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006287077A JP4257358B2 (ja) | 2006-10-23 | 2006-10-23 | バス制御方法および装置 |
KR1020070104648A KR100975950B1 (ko) | 2006-10-23 | 2007-10-17 | 엑세스 제어 장치 및 엑세스 제어 방법 |
TW096139437A TWI354897B (en) | 2006-10-23 | 2007-10-22 | Access control device and access control method |
US11/876,044 US7698494B2 (en) | 2006-10-23 | 2007-10-22 | Access control device and access control method |
CN200710180294.0A CN101169767B (zh) | 2006-10-23 | 2007-10-23 | 访问控制设备及访问控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006287077A JP4257358B2 (ja) | 2006-10-23 | 2006-10-23 | バス制御方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008102886A JP2008102886A (ja) | 2008-05-01 |
JP4257358B2 true JP4257358B2 (ja) | 2009-04-22 |
Family
ID=39319394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006287077A Active JP4257358B2 (ja) | 2006-10-23 | 2006-10-23 | バス制御方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7698494B2 (ja) |
JP (1) | JP4257358B2 (ja) |
KR (1) | KR100975950B1 (ja) |
CN (1) | CN101169767B (ja) |
TW (1) | TWI354897B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009294821A (ja) | 2008-06-04 | 2009-12-17 | Sony Corp | 情報処理装置、情報処理方法、およびプログラム、並びに情報処理システム |
KR101645388B1 (ko) | 2010-03-15 | 2016-08-03 | 니켄 코가쿠 가부시키가이샤 | 소파 블록용 형틀 장치 |
JP5429130B2 (ja) * | 2010-10-13 | 2014-02-26 | ソニー株式会社 | 情報処理装置、および情報処理方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5931932A (en) * | 1997-05-12 | 1999-08-03 | Cirrus Logic, Inc. | Dynamic retry mechanism to prevent corrupted data based on posted transactions on the PCI bus |
JP3895071B2 (ja) | 1999-03-12 | 2007-03-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バス・ブリッジ回路、情報処理システム、及びカードバス・コントローラ |
JP2000322376A (ja) | 1999-05-10 | 2000-11-24 | Nec Corp | バスインターフェース変換回路 |
US20030110335A1 (en) | 2000-06-12 | 2003-06-12 | Ncr Corporation | Bus transaction between devices in a system |
JP2003316725A (ja) | 2002-04-19 | 2003-11-07 | Youxun Sci & Technol Co Ltd | Pcカードバス規格に許容されるエレメントをpciバス規格を応用した電子装置に使用する回路及びその方法 |
US7028130B2 (en) * | 2003-08-14 | 2006-04-11 | Texas Instruments Incorporated | Generating multiple traffic classes on a PCI Express fabric from PCI devices |
-
2006
- 2006-10-23 JP JP2006287077A patent/JP4257358B2/ja active Active
-
2007
- 2007-10-17 KR KR1020070104648A patent/KR100975950B1/ko active IP Right Grant
- 2007-10-22 TW TW096139437A patent/TWI354897B/zh active
- 2007-10-22 US US11/876,044 patent/US7698494B2/en active Active
- 2007-10-23 CN CN200710180294.0A patent/CN101169767B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20080098140A1 (en) | 2008-04-24 |
KR100975950B1 (ko) | 2010-08-13 |
KR20080036522A (ko) | 2008-04-28 |
TWI354897B (en) | 2011-12-21 |
CN101169767A (zh) | 2008-04-30 |
CN101169767B (zh) | 2014-01-29 |
TW200836071A (en) | 2008-09-01 |
JP2008102886A (ja) | 2008-05-01 |
US7698494B2 (en) | 2010-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI679539B (zh) | 主從式系統、指令執行方法與資料存取方法 | |
US5761462A (en) | Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a data-processing system | |
US9798679B2 (en) | Information processing device and processor | |
US20090292854A1 (en) | Use of bond option to alternate between pci configuration space | |
US11409679B2 (en) | System component and use of a system component | |
US7007126B2 (en) | Accessing a primary bus messaging unit from a secondary bus through a PCI bridge | |
US5933613A (en) | Computer system and inter-bus control circuit | |
JP4257358B2 (ja) | バス制御方法および装置 | |
KR100241514B1 (ko) | 마이크로 컴퓨터 | |
US6145044A (en) | PCI bus bridge with transaction forwarding controller for avoiding data transfer errors | |
US6550015B1 (en) | Scalable virtual timer architecture for efficiently implementing multiple hardware timers with minimal silicon overhead | |
JPH11288400A (ja) | Pciブリッジデバイス | |
US11360713B2 (en) | Semiconductor device and debug system | |
JP4116805B2 (ja) | 内部バス試験装置及び内部バス試験方法 | |
JP2006293536A (ja) | バスシステム | |
JP2000132431A (ja) | 信号処理装置 | |
JP2000099370A (ja) | 信号処理装置 | |
JPH10198524A (ja) | ハードディスク制御装置 | |
US20220121614A1 (en) | System on chip comprising a plurality of central processing units | |
JP3525771B2 (ja) | バス・スヌープ制御回路 | |
WO2011030498A1 (ja) | データ処理装置及びデータ処理方法 | |
JPH11282888A (ja) | システム仕様記述に基づいて設計されるシステムでのデータ通信方法、割込コントローラ合成方法及びインターフェイス回路合成方法 | |
JP2008305232A (ja) | Pcカード装置 | |
JP2019128696A (ja) | 通信支援装置及び通信支援プログラム | |
JPH1021182A (ja) | 割り込み処理方式および制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080902 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090120 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090202 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4257358 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |