JP2000322376A - バスインターフェース変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御方式が異なる従属デバイスが混在してい
る場合でも、制御用デバイスが同一の制御方式で各従属
デバイスをアクセスできるようにする。 【解決手段】 バス要求信号出力部２２は、制御用デバ
イスがバス要求信号６を出力したとき、デバイス判定部
２０が特定した従属デバイスに対し、一定期間継続する
バス要求信号８、１０を生成して供給する。そして、応
答信号出力部２４は、従属デバイスのいずれかが、バス
要求信号８、１０に応答して出力した応答信号１２、１
４より第２の応答信号１６を生成して制御用デバイスに
供給する。したがって、従属デバイスが、バス要求信号
の停止を待って応答信号を出力する制御方式の場合で
も、制御用デバイスは応答信号を待ってバス要求信号を
停止する制御方式で動作することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御用デバイスが
バスラインを通じて複数の従属デバイスをアクセスする
際にデバイス間の制御信号の授受を仲介するバスインタ
ーフェース変換回路に関するものである。

【０００２】

【従来の技術】たとえば複数のパーソナルコンピュータ
間で通信を行う場合、各パーソナルコンピュータにはＬ
ＡＮ（ローカルエリアネットワーク）コントローラやＨ
ＤＬＣ（ハイレベルデータリンクコントローラ）といっ
たデバイスが装備され、各パーソナルコンピュータを構
成するＣＰＵ（中央処理装置）は、メモリに保持された
所定のプログラムデータにもとづき動作してこれらのデ
バイスをアクセスし、パーソナルコンピュータ間の通信
を実現する。

【０００３】図４はこのようなＣＰＵとデバイスとの接
続を示すブロック図である。図中、制御用デバイス１０
２が上記ＣＰＵに相当し、従属デバイス１０４、１０６
は上記ＬＡＮコントローラやＨＤＬＣなどのデバイスで
ある。制御用デバイス１０２と従属デバイス１０４、１
０６とはバスライン１０８によって相互に接続され、バ
スライン１０８は、クロック線１１０、ｎ本のアドレス
線１１２（ｎは２以上の整数）、ｍ本のデータ線１１４
（ｍは２以上の整数）、リード・ライト線１１６、バス
要求線１１８、ならびに応答線１２０により構成されて
いる。

【０００４】図５はこのようなバスライン１０８を通じ
た信号の授受を示すタイミングチャートである。制御用
デバイス１０２はクロック信号をクロック線１１０を通
じて各従属デバイス１０４、１０６に供給しており、各
信号の授受はこのクロック信号をタイミングの基準とし
て行われる。図５には一例として１つのライトシーケン
スと１つのリードシーケンスが示されており、制御用デ
バイス１０２は各シーケンスにおいてたとえば従属デバ
イス１０４をアクセスしてデータを書き込み、また従属
デバイス１０４よりデータを読み取る。

【０００５】すなわち、ライトシーケンスでは、制御用
デバイス１０２は、タイミングＴ１において、従属デバ
イス１０４に対応するアドレス信号をアドレス線１１２
に出力し、また従属デバイス１０４に書き込むべきデー
タ信号をデータ線１１４に出力する。同時に制御用デバ
イス１０２は、書き込みを表すローレベルレベルのリー
ド・ライト信号をリード・ライト線１１６に出力すると
ともに、ローレベルレベルのバス要求信号をバス要求線
１１８に出力する。これに対して、従属デバイス１０４
は、制御用デバイス１０２からのアドレス信号が自身に
対応することから、アクセス要求が自身に対するもので
あると判断し、またリード・ライト信号がローレベルで
あることから、データ線１１４よりデータを取り込んで
保持する。そして、データの保持を完了した時点Ｔ２
で、ローレベルレベルの応答信号を一定期間、応答線１
２０に出力する。

【０００６】制御用デバイス１０２は、応答信号が従属
デバイス１０４から送られてきたことから、従属デバイ
ス１０４によるデータの取り込みが完了したと判断し、
従属デバイス１０４からの応答信号がハイレベルとなっ
て応答信号の送出が完了した時点Ｔ３で、ライトシーケ
ンスを完了すべく、バス要求信号の出力を停止するとと
もに、アドレス信号、データ信号、ならびにリード・ラ
イト信号の出力を停止する。

【０００７】その後、制御用デバイス１０２はリードシ
ーケンスを開始するため、タイミングＴ４において、従
属デバイス１０４を表すアドレス信号、およびバス要求
信号を出力する。この場合には、従属デバイスからデー
タを読み取るので制御用デバイス１０２はリード・ライ
ト信号はハイレベルのままとする。これに対して従属デ
バイス１０４はデータをデータ線１１４に出力し、その
後、タイミングＴ５で応答信号の出力を開始し、一定期
間応答信号を出力してタイミングＴ６で応答信号の出力
を停止する。制御用デバイス１０２では、従属デバイス
１０４が応答信号を出力したタイミングＴ５において、
そのときデータ線１１４に出力されているデータを取り
込む。そして、従属デバイス１０４からの応答信号の出
力が停止した時点Ｔ６でバス要求信号の出力を停止す
る。

【０００８】

【発明が解決しようとする課題】ＣＰＵなどの制御用デ
バイスと従属デバイスとの間のデータの授受は一般にこ
のような手順で行われるが、従属デバイスによってはイ
ンターフェースの方式が異なっているものが存在する。
図６は他の制御方式における信号の授受を示すタイミン
グチャートである。ここでは、仮に従属デバイス１０６
がこの制御方式のデバイスであるとする。図６にも、図
５と同様、ライトシーケンスと、それに続くリードシー
ケンスが示されている。

【０００９】制御用デバイス１０２は、ライトシーケン
スにおいて従属デバイス１０６にデータを保持させる場
合、まず、上述の場合と同様に、タイミングＴ１におい
て、従属デバイス１０６に対応するアドレス信号をアド
レス線１１２に出力し、また従属デバイス１０６に書き
込むべきデータ信号をデータ線１１４に出力する。同時
に制御用デバイス１０２は、書き込みを表すローレベル
レベルのリード・ライト信号をリード・ライト線１１６
に出力するとともに、ローレベルレベルのバス要求信号
をバス要求線に出力する。

【００１０】これに対して、従属デバイス１０４は、制
御用デバイス１０２からのアドレス信号が自身に対応す
ることから、アクセス要求が自身に対するものであると
判断し、またリード・ライト信号がローレベルであるこ
とから、データ線１１４よりデータを取り込んで保持す
る。

【００１１】その後、この制御方式の場合には、制御用
デバイス１０２は所定の時間が経過した時点Ｔ２でバス
要求信号の出力を停止すべくバス要求信号をハイレベル
とし、またアドレスおよびデータの出力を停止するとと
もにリード・ライト信号をハイレベルとする。そして、
従属デバイス１０６ではバス要求信号がハイレベルとな
ったことからローレベルの応答信号を一定期間出力し、
制御用デバイス１０２ではこの応答信号が出力されたこ
とからデータが正しく保持されたと判断する。すなわ
ち、この制御方式では、上述の場合と異なり、制御用デ
バイス１０２がバス要求信号を出力している間は、従属
デバイス１０６は応答信号を出力しないので、制御用デ
バイス１０２は応答信号に応答してバス要求信号の出力
を停止するのではなく、自主的にバス要求信号の出力を
停止する必要がある。リードシーケンスでも図６に示し
たようにこの手順は基本的に同じである。

【００１２】したがって、制御方式が異なる従属デバイ
スが混在している場合には、制御用デバイス１０２で
は、従属デバイスがいずれの方式であるかを把握してバ
ス要求信号の出力方法や応答信号の受信方法を変える必
要がある。そのため、このようなシステムを設計する場
合には、各従属デバイスがいずれの方式であるかをいち
いち確認し、また、そのことを念頭において設計を行う
必要があり、きわめて煩わしく、効率よく設計を行う上
で障害となっていた。そして、仮に図６に示した方式で
あることに気づかずに設計を行ってしまった場合には、
応答信号が従属デバイスから送られてこないことから、
制御用デバイス１０２は長時間バス要求信号を出力した
ままとなり、システムの動作速度に関する性能が大幅に
低下する結果となる。

【００１３】本発明はこのような問題を解決するために
なされたもので、その目的は、制御方式が異なる従属デ
バイスが混在している場合でも、制御用デバイスが同一
の制御方式で各従属デバイスをアクセスできるようにす
るバスインターフェース変換回路を提供することにあ
る。

【００１４】

【課題を解決するための手段】本発明は、上記目的を達
成するため、制御用デバイスがバスラインを通じて複数
の従属デバイスをアクセスする際にデバイス間の制御信
号の授受を仲介するバスインターフェース変換回路であ
って、前記従属デバイスを識別するアドレス値のデータ
を保持するアドレス値保持部と、前記制御用デバイスが
前記従属デバイスに供給すべく前記バスラインに出力し
たアドレス信号を取り込んで同アドレス信号が表すアド
レス値と前記アドレス値保持部が保持しているアドレス
値とを比較することにより前記従属デバイスを特定する
デバイス判定部と、前記制御用デバイスがバス要求信号
を出力したとき、前記デバイス判定部が特定した前記従
属デバイスに対し、一定期間継続するバス要求信号を生
成して供給するバス要求信号出力部と、前記従属デバイ
スのいずれかが、前記バス要求信号に応答して出力した
応答信号より一定期間継続する第２の応答信号を生成し
て前記制御用デバイスに供給する応答信号出力部とを含
んで構成されたことを特徴とする。

【００１５】本発明のバスインターフェース変換回路で
は、デバイス判定部は、制御用デバイスが従属デバイス
に供給すべくバスラインに出力したアドレス信号を取り
込んで同アドレス信号が表すアドレス値とアドレス値保
持部が保持しているアドレス値とを比較することにより
従属デバイスを特定し、バス要求信号出力部は、制御用
デバイスがバス要求信号を出力したとき、デバイス判定
部が特定した上記従属デバイスに対し、一定期間継続す
るバス要求信号を生成して供給する。そして、応答信号
出力部は、従属デバイスのいずれかが、バス要求信号に
応答して出力した応答信号より第２の応答信号を生成し
て制御用デバイスに供給する。

【００１６】したがって、本発明のバスインターフェー
ス変換回路では、従属デバイスが、バス要求信号の停止
を待って応答信号を送出する方式のものであったとして
も、従属デバイスには、バス要求信号出力部から一定期
間、バス要求信号が供給された後、バス要求信号は停止
し、従属デバイスはバス要求信号が停止したことから応
答信号を出力する。その結果、応答信号出力部により第
２の応答信号が制御用デバイスに供給される。そして、
制御用デバイスはこの第２の応答信号を受け取って従属
デバイスの動作が完了したことを把握し、バス要求信号
の出力を停止する。そのため、制御用デバイスはどの方
式の従属デバイスに対しても常に、バス要求信号を出力
した後、従属デバイスからの応答信号を待ってバス要求
信号の出力を停止するという制御方式で従属デバイスを
アクセスすることができる。

【００１７】

【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるバスイ
ンターフェース変換回路の一例を示すブロック図、図２
は図１のバスインターフェース変換回路を用いた、制御
用デバイスと従属デバイスを含むシステムを示すブロッ
ク図である。図２において図４と同一の要素には同一の
符号が付されている。

【００１８】まず、図２について説明すると、このシス
テム２では、制御用デバイス１０２と従属デバイス１０
４、１０６とがバスライン１０８によって相互に接続さ
れ、バスライン１０８は、クロック線１１０、ｎ本のア
ドレス線１１２、ｍ本のデータ線１１４、ならびにリー
ド・ライト線１１６を含んでいる。そして、制御用デバ
イス１０２と従属デバイス１０４、１０６との間に本実
施の形態例のバスインターフェース変換回路４が介在し
ている。

【００１９】バスインターフェース変換回路４には制御
用デバイス１０２からバス要求信号６が供給され、バス
インターフェース変換回路４からは各従属デバイス１０
４、１０６にそれぞれ第１および第２のバス要求信号
８、１０が供給されている。また、各従属デバイス１０
４、１０６からそれぞれ応答信号１２、１４が供給さ
れ、一方、バスインターフェース変換回路４は第２の応
答信号１６を制御用デバイス１０２に供給している。ま
た、バスインターフェース変換回路４はバスライン１０
８のクロック線１１０およびアドレス線１１２に接続さ
れている。

【００２０】バスインターフェース変換回路４は、図１
に示したように、アドレス値保持部１８、デバイス判定
部２０、バス要求信号出力部２２、ならびに応答信号出
力部２４を含み、さらに、アクセス信号受信部２６を含
んで構成されている。アドレス値保持部１８は、従属デ
バイス１０４、１０６を識別するアドレス値のデータを
保持している。デバイス判定部２０は、制御用デバイス
１０２が従属デバイス１０４、１０６に供給すべくバス
ライン１０８に出力したアドレス信号を取り込んで同ア
ドレス信号が表すアドレス値とアドレス値保持部１８が
保持しているアドレス値とを比較することにより、制御
用デバイス１０２がアクセスする従属デバイスを特定す
る。

【００２１】バス要求信号出力部２２は、制御用デバイ
ス１０２がバス要求信号６を出力したとき、デバイス判
定部２０が特定した従属デバイス１０４、１０６に対
し、一定期間継続する第１および第２のバス要求信号
８、１０を生成して供給する。より詳しくは、バス要求
信号出力部２２は、従属デバイス１０４、１０６に第１
および第２のバス要求信号８、１０を出力した後、従属
デバイス１０４、１０６が第１および第２のバス要求信
号８、１０に応答して動作を完了するまでの間、継続し
てバス要求信号６を出力する。

【００２２】応答信号出力部２４は、従属デバイスのい
ずれかが、バス要求信号６に応答して出力した応答信号
１２、１４より第２の応答信号１６を生成して制御用デ
バイス１０２に供給する。また、アクセス信号受信部２
６は、制御用デバイス１０２が出力するクロック信号、
アドレス信号、ならびにバス要求信号６を取り込む。上
記各部は、アクセス信号受信部２６が取り込んだクロッ
ク信号をタイミングの基準にして動作し、それぞれの機
能を果たす。

【００２３】次に、このように構成されたバスインター
フェース変換回路４の動作について説明する。ここで
は、従属デバイス１０４は、制御用デバイス１０２から
アクセスされて動作を完了したとき自発的に応答信号を
出力するタイプのデバイスであるとし、従属デバイス１
０６は、自発的には応答信号を出力せず、制御用デバイ
ス１０２からのバス要求信号６が停止するのを待って応
答信号を出力するタイプのデバイスであるとする。

【００２４】このシステム２では、制御用デバイス１０
２は、従属デバイス１０４、１０６がいずれの制御方式
を採るかに係わらず、バス要求信号６を出力した後、デ
バイスからの応答信号を待ってバス要求信号６の出力を
停止する。図３はバスインターフェース変換回路４の動
作を示すタイミングチャートであり、以下では適宜この
タイミングチャートを参照する。制御用デバイス１０２
はタイミングＴ１において、たとえば従属デバイス１０
６に対するライトシーケンスを実行すべく、従来と同様
に、従属デバイス１０６に対応するアドレス信号をアド
レス線１１２に出力し、また従属デバイス１０６に書き
込むべきデータ信号をデータ線１１４に出力する。同時
に制御用デバイス１０２は、書き込みを表すローレベル
レベルのリード・ライト信号をリード・ライト線１１６
に出力するとともに、ローレベルレベルのバス要求信号
６を出力する。

【００２５】このとき、バスインターフェース変換回路
４では、デバイス判定部２０は、制御用デバイス１０２
が出力したアドレス信号をアクセス信号受信部２６を通
じて取得し、同アドレス信号が表すアドレス値とアドレ
ス値保持部１８が保持しているアドレス値とを比較する
ことにより、制御用デバイス１０２がアクセスする従属
デバイスは従属デバイス１０６であることを特定する。

【００２６】そして、バス要求信号出力部２２は、制御
用デバイス１０２が出力したバス要求信号６がアクセス
信号受信部２６を通じて入力されたとき、デバイス判定
部２０が特定した従属デバイス１０６に対し、一定期間
継続するローレベルの第２のバス要求信号１０を生成し
て供給する。これに対して従属デバイス１０６は、制御
用デバイス１０２からのアドレス信号が自身に対応する
ことから、アクセス要求が自身に対するものであると判
断し、またリード・ライト信号がローレベルであること
から、データ線１１４よりデータを取り込んで保持す
る。

【００２７】その後、バス要求信号出力部２２はタイミ
ングＴ２において第２のバス要求信号１０の出力を停止
する。そして、従属デバイス１０６は第２のバス要求信
号１０の供給が停止したことから、ローレベルの応答信
号１４をバスインターフェース変換回路４に出力する。
これによりバスインターフェース変換回路４の応答信号
出力部２４は一定期間継続する第２の応答信号１６を生
成して制御用デバイス１０２に出力する。

【００２８】制御用デバイス１０２は、この第２の応答
信号１６を受け取った後、第２の応答信号１６が停止す
るタイミングＴ３において、バス要求信号６の出力を停
止し、同時にアドレス信号、データ信号、ならびにリー
ド・ライト信号の出力も停止してライトシーケンスを終
了する。

【００２９】また、リードシーケンスにおいても、図３
に示したように、リード・ライト信号のレベルが異なる
のみで制御手順はライトシーケンスと基本的に同じであ
り、バス要求信号出力部２２は従属デバイス１０６に対
して第２のバス要求信号１０を一定期間継続して出力し
た後、自発的に停止し、一方、従属デバイス１０６は第
２のバス要求信号１０が停止したとき応答信号１４を出
力する。そして、応答信号出力部２４はこのとき第２の
応答信号１６を制御用デバイス１０２に供給し、これに
より制御用デバイス１０２はバス要求信号６の出力を停
止してリードシーケンスを終了する。

【００３０】制御用デバイス１０２が従属デバイス１０
４をアクセスする場合の動作も基本的には同じである。
ただし、この場合には、通常、バス要求信号出力部２２
が第１のバス要求信号８の出力を停止する前に、従属デ
バイス１０４が応答信号１２を出力し、応答信号出力部
２４は第２の応答信号１６を制御用デバイス１０２に一
定期間、供給する。そして、制御用デバイス１０２は第
２の応答信号１６が停止したタイミングで、バス要求信
号６の出力を停止し、またアドレス信号などの出力も停
止する。

【００３１】このように、本実施の形態例のバスインタ
ーフェース変換回路４では、従属デバイスが、自発的に
は応答信号を出力せず、制御用デバイス１０２からのバ
ス要求信号６が停止するのを待って応答信号を出力する
タイプのデバイスであった場合にも、制御用デバイス１
０２は、動作を完了したとき自発的に応答信号を出力す
るタイプのデバイスの場合と同様の制御手順で従属デバ
イスをアクセスすることができる。

【００３２】そのため、本実施の形態例のバスインター
フェース変換回路４を用いた上記システム２を設計する
場合には、各従属デバイスがいずれの方式であるかをい
ちいち確認する必要がなく、また、そのことを念頭にお
いて設計を行う必要もない。したがって、設計作業が簡
単となり効率よく設計を行うことができる。さらに、従
属デバイスの制御方式を正しく把握せずに設計を行った
ために、システム２の動作速度が低下するといったミス
も回避することができる。

【００３３】なお、バス要求信号出力部２２が第１およ
び第２のバス要求信号８、１０を出力するタイミングお
よび期間や、応答信号出力部２４が第２の応答信号１６
を出力するタイミングおよび期間などを実装後に任意に
設定できる構成とすれば、さまざまな特性の従属デバイ
スおよび制御用デバイスに対応でき、汎用性の高いバス
インターフェース変換回路を実現できる。また、制御用
デバイス１０２は必ずしもＣＰＵにより構成されている
必要はなく、バス要求信号および応答信号を送受信し
て、上述したようにバスライン１０８を通じデバイスを
アクセスするものであればどのような構成であってもか
まわない。

【００３４】

【発明の効果】以上説明したように本発明のバスインタ
ーフェース変換回路では、デバイス判定部は、制御用デ
バイスが従属デバイスに供給すべくバスラインに出力し
たアドレス信号を取り込んで同アドレス信号が表すアド
レス値とアドレス値保持部が保持しているアドレス値と
を比較することにより従属デバイスを特定し、バス要求
信号出力部は、制御用デバイスがバス要求信号を出力し
たとき、デバイス判定部が特定した上記従属デバイスに
対し、一定期間継続するバス要求信号を生成して供給す
る。そして、応答信号出力部は、従属デバイスのいずれ
かが、バス要求信号に応答して出力した応答信号より第
２の応答信号を生成して制御用デバイスに供給する。

【００３５】したがって、本発明のバスインターフェー
ス変換回路では、従属デバイスが、バス要求信号の停止
を待って応答信号を送出する方式のものであったとして
も、従属デバイスには、バス要求信号出力部から一定期
間、バス要求信号が供給された後、バス要求信号は停止
し、従属デバイスはバス要求信号が停止したことから応
答信号を出力する。その結果、応答信号出力部により第
２の応答信号が制御用デバイスに供給される。そして、
制御用デバイスはこの第２の応答信号を受け取って従属
デバイスの動作が完了したことを把握し、バス要求信号
の出力を停止する。そのため、制御用デバイスはどの方
式の従属デバイスに対しても常に、バス要求信号を出力
した後、従属デバイスからの応答信号を待ってバス要求
信号の出力を停止するという制御方式で従属デバイスを
アクセスすることができる。

【００３６】その結果、本発明のバスインターフェース
変換回路を用いた場合には、システムを設計する際に各
従属デバイスがいずれの方式であるかをいちいち確認す
る必要がなく、また、そのことを念頭において設計を行
う必要もない。したがって、設計作業が簡単となり効率
よく設計を行うことができる。さらに、従属デバイスの
制御方式を正しく把握せずに設計を行ったために、シス
テムの動作速度が低下するといったミスも回避すること
ができる。

【図面の簡単な説明】

【図１】本発明によるバスインターフェース変換回路の
一例を示すブロック図である。

【図２】図１のバスインターフェース変換回路を用い
た、制御用デバイスと従属デバイスを含むシステムを示
すブロック図である。

【図３】バスインターフェース変換回路の動作を示すタ
イミングチャートである。

【図４】ＣＰＵとデバイスとの接続を示すブロック図で
ある。

【図５】バスラインを通じた信号の授受を示すタイミン
グチャートである。

【図６】他の制御方式における信号の授受を示すタイミ
ングチャートである。

【符号の説明】

２……システム、４……バスインターフェース変換回
路、６……バス要求信号、８……第１のバス要求信号、
１０……第２のバス要求信号、１２……応答信号、１４
……応答信号、１６……第２の応答信号、１８……アド
レス値保持部、２０……デバイス判定部、２２……バス
要求信号出力部、２４……応答信号出力部、２６……ア
クセス信号受信部、１０２……制御用デバイス、１０４
……従属デバイス、１０６……従属デバイス、１０８…
…バスライン、１１０……クロック線、１１２……アド
レス線、１１４……データ線、１１６……リード・ライ
ト線、１１８……バス要求信号、１２０……応答線。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 制御用デバイスがバスラインを通じて複
   数の従属デバイスをアクセスする際にデバイス間の制御
   信号の授受を仲介するバスインターフェース変換回路で
   あって、 前記従属デバイスを識別するアドレス値のデータを保持
   するアドレス値保持部と、 前記制御用デバイスが前記従属デバイスに供給すべく前
   記バスラインに出力したアドレス信号を取り込んで同ア
   ドレス信号が表すアドレス値と前記アドレス値保持部が
   保持しているアドレス値とを比較することにより前記従
   属デバイスを特定するデバイス判定部と、 前記制御用デバイスがバス要求信号を出力したとき、前
   記デバイス判定部が特定した前記従属デバイスに対し、
   一定期間継続するバス要求信号を生成して供給するバス
   要求信号出力部と、 前記従属デバイスのいずれかが、前記バス要求信号に応
   答して出力した応答信号より一定期間継続する第２の応
   答信号を生成して前記制御用デバイスに供給する応答信
   号出力部とを含んで構成されたことを特徴とするバスイ
   ンターフェース変換回路。
2. 【請求項２】 前記バス要求信号出力部は、前記従属デ
   バイスに前記バス要求信号を出力した後、前記従属デバ
   イスが前記バス要求信号に応答して動作を完了するまで
   の間、継続して前記バス要求信号を出力することを特徴
   とする請求項１記載のバスインターフェース変換回路。
3. 【請求項３】 前記制御用デバイスが出力するクロック
   信号、前記アドレス信号、ならびに前記バス要求信号を
   取り込むアクセス信号受信部を備えたことを特徴とする
   請求項１記載のバスインターフェース変換回路。
4. 【請求項４】 前記バスラインは、クロック信号を伝送
   するクロック線と、前記アドレス信号を伝送する複数本
   のアドレス線と、データを伝送する複数本のデータ線
   と、制御用デバイスが従属デバイスに出力するリード・
   ライト信号を伝送するリード・ライト線を含むことを特
   徴とする請求項１記載のバスインターフェース変換回
   路。
5. 【請求項５】 前記制御用デバイスは、メモリから取り
   込んだプログラムデータにもとづいて動作するＣＰＵに
   より構成されていることを特徴とする請求項１記載のバ
   スインターフェース変換回路。
6. 【請求項６】 前記従属デバイスのうちの少なくとも１
   つは、前記バス要求信号の供給が停止した後、応答信号
   を出力することを特徴とする請求項１記載のバスインタ
   ーフェース変換回路。
7. 【請求項７】 前記制御用デバイスが出力するクロック
   信号をタイミングの基準にして動作することを特徴とす
   る請求項１記載のバスインターフェース変換回路。