JP3272890B2 - メモリアクセス制御回路及び出力装置 - Google Patents
メモリアクセス制御回路及び出力装置Info
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- JP3272890B2 JP3272890B2 JP29943894A JP29943894A JP3272890B2 JP 3272890 B2 JP3272890 B2 JP 3272890B2 JP 29943894 A JP29943894 A JP 29943894A JP 29943894 A JP29943894 A JP 29943894A JP 3272890 B2 JP3272890 B2 JP 3272890B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えば印刷装置等のメ
モリアクセス回路及びそれを用いた出力装置に関する。
モリアクセス回路及びそれを用いた出力装置に関する。
【０００２】
【従来の技術】従来、ページプリンタに代表される印刷
装置では、ホストコンピュータ等から送られてきた印刷
データに基づいてビットマップメモリに文字パターンを
展開し、しかる後、ビットマップメモリに展開されたビ
ットマップイメージデータをＤＭＡ（ダイレクトメモリ
アクセス）制御により読出し、プリンタエンジン部へビ
デオ信号として出力する。ＤＭＡ制御においては、ＣＰ
Ｕと同一のアドレスバス、データバスを獲得して行う方
法と、ビットマップメモリへのアクセス権をＣＰＵと調
停をとりながら、ＣＰＵとは別のアドレスバス、データ
バスでアクセスを行う方法がある。
装置では、ホストコンピュータ等から送られてきた印刷
データに基づいてビットマップメモリに文字パターンを
展開し、しかる後、ビットマップメモリに展開されたビ
ットマップイメージデータをＤＭＡ（ダイレクトメモリ
アクセス）制御により読出し、プリンタエンジン部へビ
デオ信号として出力する。ＤＭＡ制御においては、ＣＰ
Ｕと同一のアドレスバス、データバスを獲得して行う方
法と、ビットマップメモリへのアクセス権をＣＰＵと調
停をとりながら、ＣＰＵとは別のアドレスバス、データ
バスでアクセスを行う方法がある。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
例では、以下のような欠点があった。
例では、以下のような欠点があった。
【０００４】１．ＣＰＵと同一のアドレスバス、データ
バスを獲得する方式においては、ＣＰＵの動作を一時停
止させるため、処理速度の低下が発生する欠点があっ
た。
バスを獲得する方式においては、ＣＰＵの動作を一時停
止させるため、処理速度の低下が発生する欠点があっ
た。
【０００５】２．ビットマップメモリへのアクセス権を
ＣＰＵと調停をとる方式においては、ビットマップメモ
リへのデータバスを他のデバイス、例えば、ＲＯＭのデ
ータバスと分離させなくてはならない為、基板上のパタ
ーンが増加し、複雑になる欠点があった。
ＣＰＵと調停をとる方式においては、ビットマップメモ
リへのデータバスを他のデバイス、例えば、ＲＯＭのデ
ータバスと分離させなくてはならない為、基板上のパタ
ーンが増加し、複雑になる欠点があった。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するためのもので、その第１の側面は次のような構成か
ら成る。画像メモリとその他のメモリとを含むメモリに
展開されたデータへの競合するアクセスを制御するメモ
リアクセス制御回路であって、前記メモリに展開された
データにアクセスする第１のデータ処理部と、前記メモ
リに展開されたデータにアクセスする第２のデータ処理
部と、前記第１のデータ処理部からの前記メモリに対す
るアクセス要求と、前記第２のデータ処理部からのアク
セス要求のうち、早く発生した要求を選択する調停部
と、前記第１のデータ処理部と前記第２のデータ処理部
とが前記画像メモリへのアクセス要求を発生した場合、
前記調停部により選択された要求を発生したデータ処理
部のアドレス信号を前記画像メモリへのアドレスとし、
前記調停手段により選択されなかった側のデータ処理部
のアドレス信号を前記画像メモリへのアドレスとするの
を待機状態にし、前記第１のデータ処理部が前記画像メ
モリへのアクセス要求を発行し、前記第２のデータ処理
部が前記その他のメモリへのアクセス要求を発行し、前
記第１のデータ処理部からのアクセス要求が前記調停部
により選択された場合、前記第１のデータ処理部のアド
レス信号を前記画像メモリへのアドレスとし、前記第２
のデータ処理部のアドレス信号を前記他のメモリへのア
ドレスとして前記他のメモリへのリードを待機状態にす
るアドレス切替部とを備える。
するためのもので、その第１の側面は次のような構成か
ら成る。画像メモリとその他のメモリとを含むメモリに
展開されたデータへの競合するアクセスを制御するメモ
リアクセス制御回路であって、前記メモリに展開された
データにアクセスする第１のデータ処理部と、前記メモ
リに展開されたデータにアクセスする第２のデータ処理
部と、前記第１のデータ処理部からの前記メモリに対す
るアクセス要求と、前記第２のデータ処理部からのアク
セス要求のうち、早く発生した要求を選択する調停部
と、前記第１のデータ処理部と前記第２のデータ処理部
とが前記画像メモリへのアクセス要求を発生した場合、
前記調停部により選択された要求を発生したデータ処理
部のアドレス信号を前記画像メモリへのアドレスとし、
前記調停手段により選択されなかった側のデータ処理部
のアドレス信号を前記画像メモリへのアドレスとするの
を待機状態にし、前記第１のデータ処理部が前記画像メ
モリへのアクセス要求を発行し、前記第２のデータ処理
部が前記その他のメモリへのアクセス要求を発行し、前
記第１のデータ処理部からのアクセス要求が前記調停部
により選択された場合、前記第１のデータ処理部のアド
レス信号を前記画像メモリへのアドレスとし、前記第２
のデータ処理部のアドレス信号を前記他のメモリへのア
ドレスとして前記他のメモリへのリードを待機状態にす
るアドレス切替部とを備える。
【０００７】さらに好ましくは、前記第２のデータ処理
部は、前記その他のメモリに対するアドレス信号とイネ
ーブル信号とを供給し、前記調停部は、前記その他のメ
モリに対する前記第２のデータ処理部からの要求信号
と、前記画像メモリに対する前記第１のデータ処理部か
らの要求信号とを調停し、前記第２のデータ処理部がア
クセス権を獲得することに応じて、前記その他のメモリ
に対してリード信号が入力され、前記画像メモリと前記
その他のメモリとで共通のデータバスにより前記その他
のメモリがアクセスされる。さらに好ましくは、前記画
像メモリへのアクセス時間経過後、前記調停部により要
求が選択されたデータ処理部に、前記画像メモリへのア
クセスが終了したことを通知する手段をさらに有する。
さらに好ましくは、前記アドレス切替部は、前記調停部
により要求が選択されたデータ処理部のアドレス信号の
バッファのバッファイネーブル信号を真にする。さらに
好ましくは、前記第１のデータ処理部はビデオ変換部で
あり、前記第２のデータ処理部はＣＰＵである。
部は、前記その他のメモリに対するアドレス信号とイネ
ーブル信号とを供給し、前記調停部は、前記その他のメ
モリに対する前記第２のデータ処理部からの要求信号
と、前記画像メモリに対する前記第１のデータ処理部か
らの要求信号とを調停し、前記第２のデータ処理部がア
クセス権を獲得することに応じて、前記その他のメモリ
に対してリード信号が入力され、前記画像メモリと前記
その他のメモリとで共通のデータバスにより前記その他
のメモリがアクセスされる。さらに好ましくは、前記画
像メモリへのアクセス時間経過後、前記調停部により要
求が選択されたデータ処理部に、前記画像メモリへのア
クセスが終了したことを通知する手段をさらに有する。
さらに好ましくは、前記アドレス切替部は、前記調停部
により要求が選択されたデータ処理部のアドレス信号の
バッファのバッファイネーブル信号を真にする。さらに
好ましくは、前記第１のデータ処理部はビデオ変換部で
あり、前記第２のデータ処理部はＣＰＵである。
【０００８】
【０００９】
【００１０】
【実施例】以下、図面を参照して本発明に係る実施例を
詳細に説明する。
詳細に説明する。
【００１１】図２は本発明の一実施例の画像メモリアク
セス回路を有する出力装置全体の概略構成を示す。
セス回路を有する出力装置全体の概略構成を示す。
【００１２】図２において、１００は装置全体の制御を
行うＣＰＵ（中央演算装置）であり、１０３はＣＰＵ１
００の制御プログラムやフォントデータ等が内蔵されて
いるＲＯＭである。１０４は、例えば印字データ等を入
力するデータ入力部、４は画像データを記憶するビット
マップメモリ、１０５はビットマップメモリに記憶され
た画像データをビデオ信号に変換するビデオ変換部であ
る。１０１はビットマップメモリ４のリード／ライト制
御、ＲＯＭ１０３のリード制御を行うメモリアクセス回
路である。
行うＣＰＵ（中央演算装置）であり、１０３はＣＰＵ１
００の制御プログラムやフォントデータ等が内蔵されて
いるＲＯＭである。１０４は、例えば印字データ等を入
力するデータ入力部、４は画像データを記憶するビット
マップメモリ、１０５はビットマップメモリに記憶され
た画像データをビデオ信号に変換するビデオ変換部であ
る。１０１はビットマップメモリ４のリード／ライト制
御、ＲＯＭ１０３のリード制御を行うメモリアクセス回
路である。
【００１３】次に実施例におけるメモリアクセス回路１
０１の構成及びその動作を説明する。
０１の構成及びその動作を説明する。
【００１４】図１はメモリアクセス回路１０１の回路構
成を示している。
成を示している。
【００１５】図１において、１はＣＰＵ１００からのＣ
ＰＵデータ転送要求信号２とビデオデータ転送要求信号
３との間で、画像メモリ４及びＲＯＭ１０３へのアクセ
スを調停するバス調停部であり、ＣＰＵ１００がアクセ
ス権を獲得するとバッファ１１及びバッファ１０のイネ
ーブル信号１２を真（低レベル）にする。イネーブル信
号１２はインバータ２４を介して反転され、ＮＡＮＤゲ
ート１８，２３に入力される。ＣＰＵ１００からのリー
ド／ライト信号９はリード時に高レベル、ライト時に低
レベルになる。ＣＰＵ１００がアクセス権を獲得したこ
とを示す信号１２の反転信号とともに、リード時にはＮ
ＡＮＤゲート１８の出力が真（低レベル）になり、又そ
の出力は、ＡＮＤゲート１９の入力となり、その出力で
ある画像メモリリード信号２０が真（低レベル）とな
る。ライト時には、ＮＡＮＤゲート２３の出力が、ＣＰ
Ｕ１００からのリード／ライト信号９のインバータ２８
を介した反転信号により高レベルとなることから、画像
メモリ４へのライト信号２１が真（低レベル）となる。
ＮＡＮＤゲート１８の出力２２は、ＲＯＭ１０３のリー
ド信号としても供給される。ＣＰＵ１００がアクセス権
を獲得すると、画像メモリ４又はＲＯＭ１０３のアドレ
スからのアクセス時間経過後，ＣＰＵアクセス終了信号
１７を真（低レベル）として、ＣＰＵ１００に対してア
クセスが終了したことを通知する。
ＰＵデータ転送要求信号２とビデオデータ転送要求信号
３との間で、画像メモリ４及びＲＯＭ１０３へのアクセ
スを調停するバス調停部であり、ＣＰＵ１００がアクセ
ス権を獲得するとバッファ１１及びバッファ１０のイネ
ーブル信号１２を真（低レベル）にする。イネーブル信
号１２はインバータ２４を介して反転され、ＮＡＮＤゲ
ート１８，２３に入力される。ＣＰＵ１００からのリー
ド／ライト信号９はリード時に高レベル、ライト時に低
レベルになる。ＣＰＵ１００がアクセス権を獲得したこ
とを示す信号１２の反転信号とともに、リード時にはＮ
ＡＮＤゲート１８の出力が真（低レベル）になり、又そ
の出力は、ＡＮＤゲート１９の入力となり、その出力で
ある画像メモリリード信号２０が真（低レベル）とな
る。ライト時には、ＮＡＮＤゲート２３の出力が、ＣＰ
Ｕ１００からのリード／ライト信号９のインバータ２８
を介した反転信号により高レベルとなることから、画像
メモリ４へのライト信号２１が真（低レベル）となる。
ＮＡＮＤゲート１８の出力２２は、ＲＯＭ１０３のリー
ド信号としても供給される。ＣＰＵ１００がアクセス権
を獲得すると、画像メモリ４又はＲＯＭ１０３のアドレ
スからのアクセス時間経過後，ＣＰＵアクセス終了信号
１７を真（低レベル）として、ＣＰＵ１００に対してア
クセスが終了したことを通知する。
【００１６】ビデオ変換部１０５がアクセス権を獲得す
ると、バッファ１４のイネーブル信号１３を真（低レベ
ル）とする。信号１３はＡＮＤゲート１９の入力ともな
り、ゲート１９の出力信号２０は画像メモリ４のリード
信号となる。ビデオ変換部１０５がアクセス権を獲得す
ると、画像メモリ４のアドレスからのアクセス時間経過
後、ビデオアクセス終了信号５を真（高レベル）とし、
ビデオ変換部１０５に対しアクセスが終了したことを通
知する。
ると、バッファ１４のイネーブル信号１３を真（低レベ
ル）とする。信号１３はＡＮＤゲート１９の入力ともな
り、ゲート１９の出力信号２０は画像メモリ４のリード
信号となる。ビデオ変換部１０５がアクセス権を獲得す
ると、画像メモリ４のアドレスからのアクセス時間経過
後、ビデオアクセス終了信号５を真（高レベル）とし、
ビデオ変換部１０５に対しアクセスが終了したことを通
知する。
【００１７】ＲＯＭイネーブル信号２５はＣＰＵからの
アドレス７をデコードした信号であり、真（低レベル）
にて、ROM１０３をイネーブル状態とする。又画像メモ
リ選択信号３０は、ＣＰＵのアドレス７をデコードした
信号であり、ＣＰＵ１００がアクセス権を獲得した際、
真（低レベル）となる、バッファイネーブル信号１２
と、ＯＲ回路２９に入力される。その出力は、ビデオ変
換部１０５がアクセス権を獲得した時、真（低レベル）
となるバッファイネーブル信号１３とＡＮＤ回路２６の
入力となり、その出力２７は画像メモリ４へのイネーブ
ル信号となる。８はＣＰＵ１００からのデータバスであ
り、７はアドレスバスである。６はビデオ変換部からの
アドレスバスである。
アドレス７をデコードした信号であり、真（低レベル）
にて、ROM１０３をイネーブル状態とする。又画像メモ
リ選択信号３０は、ＣＰＵのアドレス７をデコードした
信号であり、ＣＰＵ１００がアクセス権を獲得した際、
真（低レベル）となる、バッファイネーブル信号１２
と、ＯＲ回路２９に入力される。その出力は、ビデオ変
換部１０５がアクセス権を獲得した時、真（低レベル）
となるバッファイネーブル信号１３とＡＮＤ回路２６の
入力となり、その出力２７は画像メモリ４へのイネーブ
ル信号となる。８はＣＰＵ１００からのデータバスであ
り、７はアドレスバスである。６はビデオ変換部からの
アドレスバスである。
【００１８】次に、図３、図４、図５を参照して、本実
施例の動作説明を行う。
施例の動作説明を行う。
【００１９】図３は、ＣＰＵ１００がアクセス権を獲得
した場合における画像メモリ４，ＲＯＭ１０３のタイミ
ングであり、図４はビデオ変換部１０５がＣＰＵ１００
より先にアクセス権を獲得し、その後ＣＰＵ１００が画
像メモリをアクセスするタイミングであり、図５はビデ
オ変換部１０５がＣＰＵ１００より先にアクセス権を獲
得し、その後ＣＰＵ１００がＲＯＭ１０３をアクセスす
るタイミングである。
した場合における画像メモリ４，ＲＯＭ１０３のタイミ
ングであり、図４はビデオ変換部１０５がＣＰＵ１００
より先にアクセス権を獲得し、その後ＣＰＵ１００が画
像メモリをアクセスするタイミングであり、図５はビデ
オ変換部１０５がＣＰＵ１００より先にアクセス権を獲
得し、その後ＣＰＵ１００がＲＯＭ１０３をアクセスす
るタイミングである。
【００２０】図３において、ＣＰＵ１００は画像メモリ
４をアクセスする際、まず、アドレスバス７上にアドレ
スを出力し、データバス８上にデータを出力するともと
に、リード／ライト信号９を低レベル、ＣＰＵデータ転
送信号２を真(低レベル）にし、アクセスを開始する
（タイミングＴ１）。又、この時、ＣＰＵ１００のアド
レスバス７をデコードした画像メモリ選択信号３０は真
（低レベル）になる。
４をアクセスする際、まず、アドレスバス７上にアドレ
スを出力し、データバス８上にデータを出力するともと
に、リード／ライト信号９を低レベル、ＣＰＵデータ転
送信号２を真(低レベル）にし、アクセスを開始する
（タイミングＴ１）。又、この時、ＣＰＵ１００のアド
レスバス７をデコードした画像メモリ選択信号３０は真
（低レベル）になる。
【００２１】バス調停部１ではこれを受けて、ビデオデ
ータ転送要求信号３が真（低レベル）でない時、ＣＰＵ
１００のバスアクセス獲得を示すバッファイネーブル信
号１２を低レベルにし、アドレスバッファ１１及びデー
タバッファ１０がイネーブルとなる。又、この時画像メ
モリ４に対する画像メモリイネーブル信号２７が真（低
レベル）となり、画像メモリライト信号２１が真（低レ
ベル）になる（タイミングＴ２）。画像メモリ４へのア
クセス時間経過後、バス調停部１はＣＰＵ１００に対し
て、ＣＰＵアクセス終了信号１７を真（低レベル）に
し、画像メモリ４へのアクセスが終了したことを通知す
る（タイミングＴ３）。
ータ転送要求信号３が真（低レベル）でない時、ＣＰＵ
１００のバスアクセス獲得を示すバッファイネーブル信
号１２を低レベルにし、アドレスバッファ１１及びデー
タバッファ１０がイネーブルとなる。又、この時画像メ
モリ４に対する画像メモリイネーブル信号２７が真（低
レベル）となり、画像メモリライト信号２１が真（低レ
ベル）になる（タイミングＴ２）。画像メモリ４へのア
クセス時間経過後、バス調停部１はＣＰＵ１００に対し
て、ＣＰＵアクセス終了信号１７を真（低レベル）に
し、画像メモリ４へのアクセスが終了したことを通知す
る（タイミングＴ３）。
【００２２】ＣＰＵ１００はこれをうけて、ＣＰＵデー
タ転送信号２を偽（高レベル）にし、アドレスバス７及
びデータバス８を終了させる。バス調停部１は、ＣＰＵ
データ転送信号２が高レベルになったのを受けて、バッ
ファイネーブル信号１２を偽（高レベル）にする。これ
により、画像メモリイネーブル信号２７、画像メモリラ
イト信号２１が偽（高レベル）となり、画像メモリ４へ
のアクセスが終了する（タイミングＴ４）。
タ転送信号２を偽（高レベル）にし、アドレスバス７及
びデータバス８を終了させる。バス調停部１は、ＣＰＵ
データ転送信号２が高レベルになったのを受けて、バッ
ファイネーブル信号１２を偽（高レベル）にする。これ
により、画像メモリイネーブル信号２７、画像メモリラ
イト信号２１が偽（高レベル）となり、画像メモリ４へ
のアクセスが終了する（タイミングＴ４）。
【００２３】ＲＯＭ１０３をアクセスする時、ＣＰＵ１
００は同様にアドレスバス７を出力し、ＣＰＵデータ転
送要求信号２を真（低レベル）にする。又、この時、Ｃ
ＰＵ１００からのアドレスバス７をデコードしたＲＯＭ
イネーブル信号２５は真（低レベル）になっている（タ
イミングＴ５）。
００は同様にアドレスバス７を出力し、ＣＰＵデータ転
送要求信号２を真（低レベル）にする。又、この時、Ｃ
ＰＵ１００からのアドレスバス７をデコードしたＲＯＭ
イネーブル信号２５は真（低レベル）になっている（タ
イミングＴ５）。
【００２４】バス調停部１では、ビデオデータ転送要求
信号３が真（低レベル）でないときＣＰＵ１００のバス
アクセス獲得を示すバッファイネーブル信号１２を真
（低レベル）にして、アドレスバッファ１１、データバ
ッファ１０がイネーブルとなり、又、ＲＯＭリード信号
２２が真（低レベル）となる（タイミングＴ６）。バス
調停部１は、アドレスバッファ１１がイネーブルになっ
てからのアドレスアクセス時間が経過後、ＲＯＭ１０３
のデータが確定したことを示すＣＰＵアクセス終了信号
１７を真（低レベル）にし、ＣＰＵ１００にＲＯＭ１０
３へのアクセス終了を通知する（タイミングＴ７）。
信号３が真（低レベル）でないときＣＰＵ１００のバス
アクセス獲得を示すバッファイネーブル信号１２を真
（低レベル）にして、アドレスバッファ１１、データバ
ッファ１０がイネーブルとなり、又、ＲＯＭリード信号
２２が真（低レベル）となる（タイミングＴ６）。バス
調停部１は、アドレスバッファ１１がイネーブルになっ
てからのアドレスアクセス時間が経過後、ＲＯＭ１０３
のデータが確定したことを示すＣＰＵアクセス終了信号
１７を真（低レベル）にし、ＣＰＵ１００にＲＯＭ１０
３へのアクセス終了を通知する（タイミングＴ７）。
【００２５】ＣＰＵ１００はこれをうけてＣＰＵデータ
転送要求信号２を偽（高レベル）にしアドレスバス７を
終了させる（タイミングＴ８）。バス調停部１では、Ｃ
ＰＵデータ転送要求信号２が偽（低レベル）になったの
を受けて、バッファイネーブル信号１２を偽（高レベ
ル）にし、ＲＯＭリード信号２２を偽（高レベル）にし
てアクセスが終了する。
転送要求信号２を偽（高レベル）にしアドレスバス７を
終了させる（タイミングＴ８）。バス調停部１では、Ｃ
ＰＵデータ転送要求信号２が偽（低レベル）になったの
を受けて、バッファイネーブル信号１２を偽（高レベ
ル）にし、ＲＯＭリード信号２２を偽（高レベル）にし
てアクセスが終了する。
【００２６】次にタイミングチャート図４について説明
する。
する。
【００２７】まずビデオ変換部１０５は、ビデオアドレ
スバス６にアドレスを出力、ビデオデータ転送要求信号
３を真（低レベル）にしアクセスを開始する（タイミン
グＴ１１）。又ＣＰＵ１００は、タイミングチャート図
３にて説明したように、ＣＰＵデータ転送要求信号２を
真（低レベル）にしてアクセスを開始する（タイミング
Ｔ１２）。
スバス６にアドレスを出力、ビデオデータ転送要求信号
３を真（低レベル）にしアクセスを開始する（タイミン
グＴ１１）。又ＣＰＵ１００は、タイミングチャート図
３にて説明したように、ＣＰＵデータ転送要求信号２を
真（低レベル）にしてアクセスを開始する（タイミング
Ｔ１２）。
【００２８】バス調停部１では、ビデオデータ転送要求
信号３が、ＣＰＵデータ転送要求信号２よりも早く真
（低レベル）になったため、バッファイネーブル信号１
３を真（低レベル）にし、バッファ１４をイネーブルに
することにより、ビデオ変換部アドレス６が画像メモリ
４へのアドレスとなり、又画像メモリ４への画像メモリ
イネーブル信号２７、画像メモリリード信号２０は共に
真（低レベル）となる（タイミングＴ１３）。画像メモ
リ４へのアクセス時間経過後、バス調停部１はビデオ変
換部１０５に対して、ビデオアクセス終了信号５を真
（低レベル）にし、画像メモリ４へのアクセスが終了し
たことを通知する（タイミングＴ１４）。
信号３が、ＣＰＵデータ転送要求信号２よりも早く真
（低レベル）になったため、バッファイネーブル信号１
３を真（低レベル）にし、バッファ１４をイネーブルに
することにより、ビデオ変換部アドレス６が画像メモリ
４へのアドレスとなり、又画像メモリ４への画像メモリ
イネーブル信号２７、画像メモリリード信号２０は共に
真（低レベル）となる（タイミングＴ１３）。画像メモ
リ４へのアクセス時間経過後、バス調停部１はビデオ変
換部１０５に対して、ビデオアクセス終了信号５を真
（低レベル）にし、画像メモリ４へのアクセスが終了し
たことを通知する（タイミングＴ１４）。
【００２９】ビデオ変換部１０５はこれをうけてビデオ
データ転送要求信号３を偽（高レベル）にし、アクセス
終了を通知する。バス調停部１はこれにより、バッファ
イネーブル信号１３を偽（高レベル）にすることによ
り、画像メモリ４への画像メモリイネーブル信号２７、
画像メモリリード信号２０をともに偽（高レベル）に
し、アクセスを終了する（タイミングＴ１５）。
データ転送要求信号３を偽（高レベル）にし、アクセス
終了を通知する。バス調停部１はこれにより、バッファ
イネーブル信号１３を偽（高レベル）にすることによ
り、画像メモリ４への画像メモリイネーブル信号２７、
画像メモリリード信号２０をともに偽（高レベル）に
し、アクセスを終了する（タイミングＴ１５）。
【００３０】引き続き、バス調停部１はＣＰＵ１００の
ＣＰＵデータ転送要求信号２が真である為、バッファイ
ネーブル信号１２を真（高レベル）にし、画像メモリイ
ネーブル信号２７、画像メモリリード信号２０を真（高
レベル）にして画像メモリ４へのアクセスを図３の場合
と同様に開始する（タイミングＴ１６）。
ＣＰＵデータ転送要求信号２が真である為、バッファイ
ネーブル信号１２を真（高レベル）にし、画像メモリイ
ネーブル信号２７、画像メモリリード信号２０を真（高
レベル）にして画像メモリ４へのアクセスを図３の場合
と同様に開始する（タイミングＴ１６）。
【００３１】次にタイミングチャート図５について説明
する。
する。
【００３２】ビデオ変換部１０５からのビデオデータ転
送要求信号３がＣＰＵ１００からのＣＰＵデータ転送要
求信号２よりも早く真（低レベル）になっている（タイ
ミングＴ２１）為、バス調停部１はバッファイネーブル
信号１３を真（低レベル）にし、図４にて説明したよう
に、ビデオ転送要求信号３に対応したアクセスを開始す
る（タイミングＴ２２）。アクセスが終了すると、バス
調停部１は、バッファイネーブル信号１２を真（低レベ
ル）にする（タイミングＴ２３）。ＣＰＵ１００のアク
セスがＲＯＭ１０３である為、ＲＯＭイネーブル信号２
５は真（低レベル）になっており、ＲＯＭリード信号２
２が真（低レベル）となる（タイミングＴ２３）。
送要求信号３がＣＰＵ１００からのＣＰＵデータ転送要
求信号２よりも早く真（低レベル）になっている（タイ
ミングＴ２１）為、バス調停部１はバッファイネーブル
信号１３を真（低レベル）にし、図４にて説明したよう
に、ビデオ転送要求信号３に対応したアクセスを開始す
る（タイミングＴ２２）。アクセスが終了すると、バス
調停部１は、バッファイネーブル信号１２を真（低レベ
ル）にする（タイミングＴ２３）。ＣＰＵ１００のアク
セスがＲＯＭ１０３である為、ＲＯＭイネーブル信号２
５は真（低レベル）になっており、ＲＯＭリード信号２
２が真（低レベル）となる（タイミングＴ２３）。
【００３３】ＲＯＭ１０３へのアドレス、及びＲＯＭイ
ネーブル信号２５は既にアクセスされた状態である為、
バス調停部１はＲＯＭ１０３のアドレスされた状態であ
る。そのため、バス調停部１はＲＯＭ１０３のアドレス
からのアクセス時間又は、ＲＯＭリード信号からのアク
セス時間のどちらか長い時間が経過後、ＣＰＵアクセス
終了信号１７を真（低レベル）にし、ＣＰＵ１００に対
して終了を通知する（タイミングＴ２４）。通常、ＲＯ
Ｍ１０３はアドレスからのアクセス時間より、リード信
号からのアクセス時間の方が短い為、図３で示されるよ
うに、Ｔ６からＴ７までの時間より、Ｔ２３からＴ２４
までの時間が短くなる。
ネーブル信号２５は既にアクセスされた状態である為、
バス調停部１はＲＯＭ１０３のアドレスされた状態であ
る。そのため、バス調停部１はＲＯＭ１０３のアドレス
からのアクセス時間又は、ＲＯＭリード信号からのアク
セス時間のどちらか長い時間が経過後、ＣＰＵアクセス
終了信号１７を真（低レベル）にし、ＣＰＵ１００に対
して終了を通知する（タイミングＴ２４）。通常、ＲＯ
Ｍ１０３はアドレスからのアクセス時間より、リード信
号からのアクセス時間の方が短い為、図３で示されるよ
うに、Ｔ６からＴ７までの時間より、Ｔ２３からＴ２４
までの時間が短くなる。
【００３４】以上説明したように、本実施例の出力装置
は、画像メモリ４からビデオ変換部５にデータを転送す
る際、ＣＰＵ１００のバスアクセス権を獲得しない為、
ＣＰＵ１００を一時停止させることがなく、処理速度の
向上が図れる。
は、画像メモリ４からビデオ変換部５にデータを転送す
る際、ＣＰＵ１００のバスアクセス権を獲得しない為、
ＣＰＵ１００を一時停止させることがなく、処理速度の
向上が図れる。
【００３５】また、データバスがＲＯＭ１０３と画像メ
モリ４に共通になっている為、基板上の配線パターンが
簡単になる利点がある。
モリ４に共通になっている為、基板上の配線パターンが
簡単になる利点がある。
【００３６】また、ＲＯＭ１０３には、ＣＰＵ１００の
アドレス信号及びアドレスをデコードしたイネーブル信
号２５が供給されている為、ビデオ変換部５がバスのア
クセス権を獲得している場合においても、ＲＯＭ１０３
のアクセス時間が短縮され、処理速度の向上が図れる。
アドレス信号及びアドレスをデコードしたイネーブル信
号２５が供給されている為、ビデオ変換部５がバスのア
クセス権を獲得している場合においても、ＲＯＭ１０３
のアクセス時間が短縮され、処理速度の向上が図れる。
【００３７】
【他の実施例】尚、上記例において、画像メモリ４とＲ
ＯＭ１０３を同一バスにて接続してあるが、他のデバイ
ス、例えば通信用のデバイス等を接続することも可能で
ある。
ＯＭ１０３を同一バスにて接続してあるが、他のデバイ
ス、例えば通信用のデバイス等を接続することも可能で
ある。
【００３８】また、画像メモリ４は、ビットイメージを
格納するだけでなく、ＣＰＵ１００のワークメモリとし
ても使用可能である。
格納するだけでなく、ＣＰＵ１００のワークメモリとし
ても使用可能である。
【００３９】また、ＣＰＵ１００、ビデオ変換部１０５
のアクセス時間が、共に画像メモリ４、ＲＯＭ１０３の
アクセス時間より充分長い場合、バスアクセス権を獲得
できなかった場合のみ、ＣＰＵアクセス終了ビデオアク
セス終了を偽（高レベル）にして待機させることも可能
である。
のアクセス時間が、共に画像メモリ４、ＲＯＭ１０３の
アクセス時間より充分長い場合、バスアクセス権を獲得
できなかった場合のみ、ＣＰＵアクセス終了ビデオアク
セス終了を偽（高レベル）にして待機させることも可能
である。
【００４０】画像メモリ４がＤＲＡＭの場合において
は、ＣＰＵ１００、ビデオ変換部１０５さらにはリフレ
ッシュ要求における３者にて調停をとる必要があるが、
ＣＰＵ１００が画像メモリ４以外のアクセスの時は、リ
フレッシュ要求に関係なくデータバスアクセス権を獲得
できる。
は、ＣＰＵ１００、ビデオ変換部１０５さらにはリフレ
ッシュ要求における３者にて調停をとる必要があるが、
ＣＰＵ１００が画像メモリ４以外のアクセスの時は、リ
フレッシュ要求に関係なくデータバスアクセス権を獲得
できる。
【００４１】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
【発明の効果】以上説明したように、本発明に係るメモ
リアクセス制御回路及び出力装置によれば、第１のデー
タ処理部が画像メモリにアクセスしている場合において
も、第２のデータ処理部によるその他のメモリへのアク
セス時間が短縮され、処理速度の向上が図れる。
リアクセス制御回路及び出力装置によれば、第１のデー
タ処理部が画像メモリにアクセスしている場合において
も、第２のデータ処理部によるその他のメモリへのアク
セス時間が短縮され、処理速度の向上が図れる。
【００４２】さらに、データバスがＲＯＭと画像メモリ
とで共通なため、配線を簡単にすることができるという
利点がある。
とで共通なため、配線を簡単にすることができるという
利点がある。
【００４３】さらに、ＲＯＭには、ＣＰＵのアドレス及
びアドレスをデコードしたイネーブル信号が供給されて
いる為、ビデオ変換部がバスのアクセス権を獲得してい
る場合においても、ＲＯＭのアクセス時間が短縮され、
処理速度の向上が図れる。
びアドレスをデコードしたイネーブル信号が供給されて
いる為、ビデオ変換部がバスのアクセス権を獲得してい
る場合においても、ＲＯＭのアクセス時間が短縮され、
処理速度の向上が図れる。
【００４４】
【図１】実施例における画像メモリアクセス回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】実施例における印刷装置のブロック構成図であ
る。
る。
【図３】実施例におけるＣＰＵが、画像メモリ，ＲＯＭ
をアクセスした時のタイミングチャートである。
をアクセスした時のタイミングチャートである。
【図４】ビデオ変換部が画像メモリを最初にアクセス
し、その後ＣＰＵがアクセスした場合のタイミングチャ
ートである。
し、その後ＣＰＵがアクセスした場合のタイミングチャ
ートである。
【図５】ビデオ変換部が画像メモリを最初にアクセス
し、その後ＣＰＵがＲＯＭをアクセスした場合のタイミ
ングチャートである。
し、その後ＣＰＵがＲＯＭをアクセスした場合のタイミ
ングチャートである。
１ 画像メモリアクセス回路 ２ ＣＰＵデータ転送要求信号 ３ ビデオデータ転送要求信号 ４ 画像メモリ ５ ビデオアクセス終了信号 ７ ＣＰＵアクセス終了信号 ２２ ＲＯＭリード信号 ２５ ＣＰＵからのＲＯＭイネーブル信号 ２７ 画像メモリイネーブル信号 ３０ ＣＰＵからの画像メモリ選択信号 １００ ＣＰＵ １０１ バス調停部 １０５ ビデオ変換部
Claims (5)
- 【請求項１】 画像メモリとその他のメモリとを含むメ
モリに展開されたデータへの競合するアクセスを制御す
るメモリアクセス制御回路であって、 前記メモリに展開されたデータにアクセスする第１のデ
ータ処理部と、 前記メモリに展開されたデータにアクセスする第２のデ
ータ処理部と、 前記第１のデータ処理部からの前記メモリに対するアク
セス要求と、前記第２のデータ処理部からのアクセス要
求のうち、早く発生した要求を選択する調停部と、前記第１のデータ処理部と前記第２のデータ処理部とが
前記画像メモリへのアクセス要求を発生した場合、 前記
調停部により選択された要求を発生したデータ処理部の
アドレス信号を前記画像メモリへのアドレスとし、前記
調停手段により選択されなかった側のデータ処理部のア
ドレス信号を前記画像メモリへのアドレスとするのを待
機状態にし、前記第１のデータ処理部が前記画像メモリ
へのアクセス要求を発行し、前記第２のデータ処理部が
前記その他のメモリへのアクセス要求を発行し、前記第
１のデータ処理部からのアクセス要求が前記調停部によ
り選択された場合、前記第１のデータ処理部のアドレス
信号を前記画像メモリへのアドレスとし、前記第２のデ
ータ処理部のアドレス信号を前記他のメモリへのアドレ
スとして前記その他のメモリへのリードを待機状態にす
るアドレス切替部とを備えることを特徴とするメモリア
クセス制御回路。 - 【請求項２】 前記第２のデータ処理部は、前記その他
のメモリに対するアドレス信号とイネーブル信号とを供
給し、 前記調停部は、前記その他のメモリに対する前記第２の
データ処理部からの要求信号と、前記画像メモリに対す
る前記第１のデータ処理部からの要求信号とを調停し、 前記第２のデータ処理部がアクセス権を獲得することに
応じて、前記その他のメモリに対してリード信号が入力
され、前記画像メモリと前記その他のメモリとで共通の
データバスにより前記その他のメモリがアクセスされる
ことを特徴とする請求項１に記載のメモリアクセス制御
回路。 - 【請求項３】 前記画像メモリへのアクセス時間経過
後、前記調停部により要求が選択されたデータ処理部
に、前記画像メモリへのアクセスが終了したことを通知
する手段をさらに有することを特徴とする請求項１又は
２に記載のメモリアクセス制御回路。 - 【請求項４】 前記アドレス切替部は、前記調停部によ
り要求が選択されたデータ処理部のアドレス信号のバッ
ファのバッファイネーブル信号を真にすることを特徴と
する請求項１乃至３のいずれか１項に記載のメモリアク
セス制御回路。 - 【請求項５】 前記第１のデータ処理部はビデオ変換部
であり、前記第２のデータ処理部はＣＰＵであることを
特徴とする請求項１乃至４のいずれかに記載のメモリア
クセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29943894A JP3272890B2 (ja) | 1994-12-02 | 1994-12-02 | メモリアクセス制御回路及び出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29943894A JP3272890B2 (ja) | 1994-12-02 | 1994-12-02 | メモリアクセス制御回路及び出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08161126A JPH08161126A (ja) | 1996-06-21 |
| JP3272890B2 true JP3272890B2 (ja) | 2002-04-08 |
Family
ID=17872580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29943894A Expired - Fee Related JP3272890B2 (ja) | 1994-12-02 | 1994-12-02 | メモリアクセス制御回路及び出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272890B2 (ja) |
-
1994
- 1994-12-02 JP JP29943894A patent/JP3272890B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08161126A (ja) | 1996-06-21 |
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