JP3525771B2 - バス・スヌープ制御回路 - Google Patents
バス・スヌープ制御回路Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Theoretical Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ装置
等にスヌープ機能を持たせるためのバス・スヌープ制御
回路に関する。
等にスヌープ機能を持たせるためのバス・スヌープ制御
回路に関する。
【０００２】
【従来の技術】従来、バス・スヌープ制御回路は、コン
ピュータ装置等にスヌープ機能を持たせるための回路を
言う。一般に、コンピュータ装置におけるスヌープ（ま
たはスヌーピング）とは、例えば、キャッシュ可能なＣ
ＰＵを搭載したマルチプロセッサ・システムにおいて、
キャッシュのコヒーレンス（coherence/一貫性）を保証
するために、メモリへのライト・アクセスを監視するよ
うな動作のことを言う。
ピュータ装置等にスヌープ機能を持たせるための回路を
言う。一般に、コンピュータ装置におけるスヌープ（ま
たはスヌーピング）とは、例えば、キャッシュ可能なＣ
ＰＵを搭載したマルチプロセッサ・システムにおいて、
キャッシュのコヒーレンス（coherence/一貫性）を保証
するために、メモリへのライト・アクセスを監視するよ
うな動作のことを言う。
【０００３】現在のコンピュータ装置で多く用いられて
いる汎用のバス規格であるＰＣＩ（Peripheral Compone
nt Interconnect)においては、一方のスヌープ機能の他
に、他方のＶＧＡ（Video Graphics Array）パレット・
スヌープという機能も持つことができる。
いる汎用のバス規格であるＰＣＩ（Peripheral Compone
nt Interconnect)においては、一方のスヌープ機能の他
に、他方のＶＧＡ（Video Graphics Array）パレット・
スヌープという機能も持つことができる。
【０００４】ＶＧＡパレット・スヌープとは、２枚のグ
ラフィック・コントローラ・ボードが搭載されている装
置であり、１枚のグラフィック・コントローラ・ボード
がＶＧＡ互換でもう一方がＶＧＡ非互換のときに、ＶＧ
Ａ非互換のボードがＶＧＡ互換ボードへのパレット・レ
ジスタへのライト・アクセスを監視し、ＶＧＡ非互換ボ
ードはバスへの応答はせずに、ライト・データを自分の
レジスタに書き込むことである。
ラフィック・コントローラ・ボードが搭載されている装
置であり、１枚のグラフィック・コントローラ・ボード
がＶＧＡ互換でもう一方がＶＧＡ非互換のときに、ＶＧ
Ａ非互換のボードがＶＧＡ互換ボードへのパレット・レ
ジスタへのライト・アクセスを監視し、ＶＧＡ非互換ボ
ードはバスへの応答はせずに、ライト・データを自分の
レジスタに書き込むことである。
【０００５】上記一方のスヌープ機能の場合、キャッシ
ュ・コヒーレンス制御用の線をバス上に設け、これを監
視する方法が多く用いられている。また、他方のＶＧＡ
パレット・スヌープの場合、ボード内部に実装されたレ
ジスタのあるビットの設定情報（ＶＧＡパレット・スヌ
ープ・ビット）で、自分がスヌープするボードか否かを
判断し、スヌープするボードと設定されている場合は、
特定アドレスにライトされているデータをスヌープす
る。
ュ・コヒーレンス制御用の線をバス上に設け、これを監
視する方法が多く用いられている。また、他方のＶＧＡ
パレット・スヌープの場合、ボード内部に実装されたレ
ジスタのあるビットの設定情報（ＶＧＡパレット・スヌ
ープ・ビット）で、自分がスヌープするボードか否かを
判断し、スヌープするボードと設定されている場合は、
特定アドレスにライトされているデータをスヌープす
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のスヌープ機能において、特定のデバイスに対するラ
イト・データをスヌープする方式の場合であって、スヌ
ープするボードとそうでないボードとを切り換える場合
には、スヌープ対象となるアドレスへのデータをライト
する前に、自分がスヌープするか否かを示すビットを書
き換える必要がある。さらに、スヌープするか否かとい
う設定しかないので、スヌープするという設定がされた
ボードがあるときにスヌープ対象アドレスへのライト・
データを特定の１枚のボードに対してライトすることが
できない問題を伴う。
来のスヌープ機能において、特定のデバイスに対するラ
イト・データをスヌープする方式の場合であって、スヌ
ープするボードとそうでないボードとを切り換える場合
には、スヌープ対象となるアドレスへのデータをライト
する前に、自分がスヌープするか否かを示すビットを書
き換える必要がある。さらに、スヌープするか否かとい
う設定しかないので、スヌープするという設定がされた
ボードがあるときにスヌープ対象アドレスへのライト・
データを特定の１枚のボードに対してライトすることが
できない問題を伴う。
【０００７】本発明は、スヌープするボードとそうでな
いボードとの切り換えを柔軟に選択可能としたバス・ス
ヌープ制御回路を提供することを目的とする。
いボードとの切り換えを柔軟に選択可能としたバス・ス
ヌープ制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のバス・スヌープ制御回路は、ホスト側から
バスを通してライト・アクセスされるｎ（ｎは２以上の
自然数）枚の電子回路ボードのそれぞれに、個々の電子
回路ボードを識別するために各電子回路ボードごとに異
なるＩＤ情報が設定され、各電子回路ボードは、ライト
・アクセスに応じてデータが書き込まれるレジスタと、
メモリマップに基づいて設定された所定の値を格納する
ベース・アドレス・レジスタと、ライト・アクセスの対
象を示すアドレスの内のベース・アドレスとベース・ア
ドレス・レジスタの値とを比較するアドレス比較回路
と、比較が一致する場合に動作対象となるバス制御回路
及びレジスタ制御回路と、ライト・アクセスの対象を示
すアドレス内に設けられた各電子回路ボードに対応する
ｎビットのアドレス・ビットとＩＤ情報とを比較して、
バス制御回路及びレジスタ制御回路を動作させるかどう
かを指定するＩＤ比較 回路と、を有して構成されたこと
を特徴としている。
め、本発明のバス・スヌープ制御回路は、ホスト側から
バスを通してライト・アクセスされるｎ（ｎは２以上の
自然数）枚の電子回路ボードのそれぞれに、個々の電子
回路ボードを識別するために各電子回路ボードごとに異
なるＩＤ情報が設定され、各電子回路ボードは、ライト
・アクセスに応じてデータが書き込まれるレジスタと、
メモリマップに基づいて設定された所定の値を格納する
ベース・アドレス・レジスタと、ライト・アクセスの対
象を示すアドレスの内のベース・アドレスとベース・ア
ドレス・レジスタの値とを比較するアドレス比較回路
と、比較が一致する場合に動作対象となるバス制御回路
及びレジスタ制御回路と、ライト・アクセスの対象を示
すアドレス内に設けられた各電子回路ボードに対応する
ｎビットのアドレス・ビットとＩＤ情報とを比較して、
バス制御回路及びレジスタ制御回路を動作させるかどう
かを指定するＩＤ比較 回路と、を有して構成されたこと
を特徴としている。
【０００９】また、上記のｎビットのアドレス・ビット
のうち“１”が立っているビットに対応する電子回路ボ
ードがライト・アクセスの対象となるとよい。
のうち“１”が立っているビットに対応する電子回路ボ
ードがライト・アクセスの対象となるとよい。
【００１０】なお、上記のレジスタ制御回路は、コマン
ド線がライト・アクセスを示しており、アドレス比較回
路が一致を示しており、且つＩＤ比較回路から動作指示
が出ていれば、制御線のタイミングに従って、レジスタ
・アドレス（アドレス線の一部）が示すレジスタのアド
レスへデータ線のデータを書き込むとよい。
ド線がライト・アクセスを示しており、アドレス比較回
路が一致を示しており、且つＩＤ比較回路から動作指示
が出ていれば、制御線のタイミングに従って、レジスタ
・アドレス（アドレス線の一部）が示すレジスタのアド
レスへデータ線のデータを書き込むとよい。
【００１１】さらに、上記のバス制御回路は、アドレス
比較回路が一致を示しており、ＩＤ比較回路から動作指
示が出ていれば、制御線のアクセスに対する応答信号を
返すこととするとよい。
比較回路が一致を示しており、ＩＤ比較回路から動作指
示が出ていれば、制御線のアクセスに対する応答信号を
返すこととするとよい。
【００１２】
【発明の実施の形態】次に添付図面を参照して本発明に
よるバス・スヌープ制御回路の実施の形態を詳細に説明
する。図１から図９を参照すると、本発明のバス・スヌ
ープ制御回路の構成を説明するための実施形態が示され
ている。
よるバス・スヌープ制御回路の実施の形態を詳細に説明
する。図１から図９を参照すると、本発明のバス・スヌ
ープ制御回路の構成を説明するための実施形態が示され
ている。
【００１３】図１は、本実施形態のバス・スヌープ制御
回路の一構成例を示すブロック図である。このバス・ス
ヌープ制御回路は、あるアドレスにライトされたデータ
を、アドレスの特定のビット情報で指定された電子回路
ボードだけが取り込むものである。複数の電子回路ボー
ドが実装されている場合には、このアドレスのビット情
報と電子回路ボードに割り当てられたＩＤ情報とに従っ
て、バスのライト・アクセスに反応するか否か（バスの
制御線へ応答を返すか否か）が決定され、バスへは必ず
１つの電子回路ボードのみが応答し、他の電子回路ボー
ドはデータをスヌープするという制御をする。本構成を
以下において詳述する。
回路の一構成例を示すブロック図である。このバス・ス
ヌープ制御回路は、あるアドレスにライトされたデータ
を、アドレスの特定のビット情報で指定された電子回路
ボードだけが取り込むものである。複数の電子回路ボー
ドが実装されている場合には、このアドレスのビット情
報と電子回路ボードに割り当てられたＩＤ情報とに従っ
て、バスのライト・アクセスに反応するか否か（バスの
制御線へ応答を返すか否か）が決定され、バスへは必ず
１つの電子回路ボードのみが応答し、他の電子回路ボー
ドはデータをスヌープするという制御をする。本構成を
以下において詳述する。
【００１４】図１において、制御線１０１、データ線１
０２、アドレス線１０３、コマンド線１０４は、コンピ
ュータ装置を走るバスである。このバスには、本実施形
態のバス・スヌープ回路を搭載した電子回路ボード１、
１が接続されている。
０２、アドレス線１０３、コマンド線１０４は、コンピ
ュータ装置を走るバスである。このバスには、本実施形
態のバス・スヌープ回路を搭載した電子回路ボード１、
１が接続されている。
【００１５】図１は、電子回路ボード１が２枚接続され
ている状態を示している。電子回路ボード１に対してホ
スト側からバスを通して、電子回路ボード１内部のレジ
スタ７にライト・アクセスをしてくる。このライト・ア
クセスによって、２枚の電子回路ボード１、１内部のレ
ジスタ７に同時にデータを書き込む。アドレス線１０３
の一部（ベース・アドレス２０１）をアドレス比較回路
４でベース・アドレス・レジスタ３と比較して一致すれ
ば、バス制御回路５とレジスタ制御回路６とが動作対象
となる。さらに、２枚の電子回路ボード１、１の内どち
らに対してアクセスするかは、アドレスの内２ビット
（電子回路ボードの枚数と同じビット数）２０２で示さ
れ、それぞれ２枚の電子回路ボードに対応している。こ
のアドレス・ビットのうち“１”が立っている電子回路
ボードがアクセス対象となる。
ている状態を示している。電子回路ボード１に対してホ
スト側からバスを通して、電子回路ボード１内部のレジ
スタ７にライト・アクセスをしてくる。このライト・ア
クセスによって、２枚の電子回路ボード１、１内部のレ
ジスタ７に同時にデータを書き込む。アドレス線１０３
の一部（ベース・アドレス２０１）をアドレス比較回路
４でベース・アドレス・レジスタ３と比較して一致すれ
ば、バス制御回路５とレジスタ制御回路６とが動作対象
となる。さらに、２枚の電子回路ボード１、１の内どち
らに対してアクセスするかは、アドレスの内２ビット
（電子回路ボードの枚数と同じビット数）２０２で示さ
れ、それぞれ２枚の電子回路ボードに対応している。こ
のアドレス・ビットのうち“１”が立っている電子回路
ボードがアクセス対象となる。
【００１６】ＩＤ比較回路８は、２ビットのアドレス２
０２とＩＤ情報２とを見て、バス制御回路５とレジスタ
制御回路６を動作させるかどうかを指定する。レジスタ
制御回路６は、ＩＤ情報に対応したアドレス２０２のビ
ットが“１”になっていれば動作可能となる。バス制御
回路５は、アドレス２０２で１枚の電子回路ボードが選
択されているときはその電子回路ボードのバス制御回路
５が動作可能となる。しかし、２枚の電子回路ボードが
選択されている場合は、どちらか一方が動作可能とな
る。動作可能となったバス制御回路５は、バスのライト
・アクセスに応答する。
０２とＩＤ情報２とを見て、バス制御回路５とレジスタ
制御回路６を動作させるかどうかを指定する。レジスタ
制御回路６は、ＩＤ情報に対応したアドレス２０２のビ
ットが“１”になっていれば動作可能となる。バス制御
回路５は、アドレス２０２で１枚の電子回路ボードが選
択されているときはその電子回路ボードのバス制御回路
５が動作可能となる。しかし、２枚の電子回路ボードが
選択されている場合は、どちらか一方が動作可能とな
る。動作可能となったバス制御回路５は、バスのライト
・アクセスに応答する。
【００１７】図１を参照すると、電子回路ボード１に
は、制御線１０１、データ線１０２、アドレス線１０
３、コマンド線１０４が接続されている。これらをまと
めてバスと呼ぶことにする。このバスには、上述の通
り、電子回路ボード１、１が２枚接続されている。
は、制御線１０１、データ線１０２、アドレス線１０
３、コマンド線１０４が接続されている。これらをまと
めてバスと呼ぶことにする。このバスには、上述の通
り、電子回路ボード１、１が２枚接続されている。
【００１８】それぞれの電子回路ボード１、１には、個
々の電子回路ボードを識別するためのＩＤ情報２が接続
されており、各電子回路ボード毎に異なるＩＤが割り当
てられる。また、電子回路ボード１は、ベース・アドレ
ス・レジスタ３、アドレス比較回路４、バス制御回路
５、レジスタ制御回路６、レジスタ７、ＩＤ比較回路８
で構成されている。
々の電子回路ボードを識別するためのＩＤ情報２が接続
されており、各電子回路ボード毎に異なるＩＤが割り当
てられる。また、電子回路ボード１は、ベース・アドレ
ス・レジスタ３、アドレス比較回路４、バス制御回路
５、レジスタ制御回路６、レジスタ７、ＩＤ比較回路８
で構成されている。
【００１９】アドレス比較回路４は、電子回路ボード１
内部のベース・アドレス・レジスタ３とアドレス線１０
３の一部であるベース・アドレス２０１とを比較して、
一致しているかどうかをバス制御回路５およびレジスタ
制御回路６に対してベース・アドレス一致線２０５を通
して知らせる。
内部のベース・アドレス・レジスタ３とアドレス線１０
３の一部であるベース・アドレス２０１とを比較して、
一致しているかどうかをバス制御回路５およびレジスタ
制御回路６に対してベース・アドレス一致線２０５を通
して知らせる。
【００２０】ＩＤ比較回路８は、ＩＤ情報２とアドレス
線１０３の一部であるボード選択アドレス２０２とを見
て、バス制御回路５およびレジスタ制御回路６を動作さ
せるかどうかをそれぞれの回路に知らせる。
線１０３の一部であるボード選択アドレス２０２とを見
て、バス制御回路５およびレジスタ制御回路６を動作さ
せるかどうかをそれぞれの回路に知らせる。
【００２１】レジスタ制御回路６は、コマンド線１０４
がライト・アクセスを示しており、アドレス比較回路４
が一致を示しており、且つＩＤ比較回路８から動作指示
が出ていれば、制御線１０１のタイミングに従って、レ
ジスタ・アドレス２０３（アドレス線１０３の一部）が
示すレジスタ７のアドレスへデータ線１０２のデータを
書き込む。
がライト・アクセスを示しており、アドレス比較回路４
が一致を示しており、且つＩＤ比較回路８から動作指示
が出ていれば、制御線１０１のタイミングに従って、レ
ジスタ・アドレス２０３（アドレス線１０３の一部）が
示すレジスタ７のアドレスへデータ線１０２のデータを
書き込む。
【００２２】バス制御回路５は、アドレス比較回路４が
一致を示しており、ＩＤ比較回路８から動作指示が出て
いれば、制御線１０１のアクセスに対する応答信号を返
す。
一致を示しており、ＩＤ比較回路８から動作指示が出て
いれば、制御線１０１のアクセスに対する応答信号を返
す。
【００２３】（動作の説明）
図１の回路の動作について、図面を参照して詳細に説明
する。バスには２枚の電子回路ボード１、１が接続さ
れ、それぞれのＩＤ情報２は‘０’、‘１’に設定され
ているとする。
する。バスには２枚の電子回路ボード１、１が接続さ
れ、それぞれのＩＤ情報２は‘０’、‘１’に設定され
ているとする。
【００２４】ＩＤ情報２＝‘０’の電子回路ボード１
に、データをライトすることを考える。この電子回路ボ
ード１に対するアクセスが始まると、コマンド線１０４
はライトを示す。２枚の電子回路ボード１、１が接続さ
れたときの、アドレス線１０３のアドレス・フォーマッ
トを図２に示す。このフォーマットは、本実施形態を説
明するための一例であり、本発明においてアドレス・フ
ォーマットを規定しない。
に、データをライトすることを考える。この電子回路ボ
ード１に対するアクセスが始まると、コマンド線１０４
はライトを示す。２枚の電子回路ボード１、１が接続さ
れたときの、アドレス線１０３のアドレス・フォーマッ
トを図２に示す。このフォーマットは、本実施形態を説
明するための一例であり、本発明においてアドレス・フ
ォーマットを規定しない。
【００２５】アドレスは、３２ビットで構成されてお
り、図のようにベース・アドレス２０１、ボード選択ア
ドレス２０２、レジスタ・アドレス２０３に分けられ
る。ベース・アドレス２０１（Ａ３２〜Ａ１６）は、シ
ステムあるいは電子回路ボードにおける特定のアドレス
空間を示すものであり、電子回路ボード１上においては
アドレス比較回路４でベース・アドレス・レジスタ３の
値と比較される。ベース・アドレス・レジスタ３の値
は、システム上のメモリ・マップに基づいて設定され
る。
り、図のようにベース・アドレス２０１、ボード選択ア
ドレス２０２、レジスタ・アドレス２０３に分けられ
る。ベース・アドレス２０１（Ａ３２〜Ａ１６）は、シ
ステムあるいは電子回路ボードにおける特定のアドレス
空間を示すものであり、電子回路ボード１上においては
アドレス比較回路４でベース・アドレス・レジスタ３の
値と比較される。ベース・アドレス・レジスタ３の値
は、システム上のメモリ・マップに基づいて設定され
る。
【００２６】本実施形態では、電子回路ボード１の内部
レジスタ７をアクセスする、空間のアドレスが割り当て
られているものとする。アドレス比較回路４は、アドレ
ス線１０３のベース・アドレス２０１とベース・アドレ
ス・レジスタ３が一致すると、ベース・アドレス一致線
２０５を‘１’にする。尚、一致していないときは
‘０’とする。
レジスタ７をアクセスする、空間のアドレスが割り当て
られているものとする。アドレス比較回路４は、アドレ
ス線１０３のベース・アドレス２０１とベース・アドレ
ス・レジスタ３が一致すると、ベース・アドレス一致線
２０５を‘１’にする。尚、一致していないときは
‘０’とする。
【００２７】符号Ａ１５、Ａ１４はボード選択アドレス
２０２であり、バスに接続されている電子回路ボード１
にそれぞれ対応している。本例では、Ａ１４をＩＤ情報
２＝‘０’、Ａ１５をＩＤ情報２＝‘１’の各電子回路
ボード１に対応しているものとして、それぞれのビット
が‘１’の場合に、その電子回路ボードに対するアクセ
スを行うものとする。すなわち、ベース・アドレス一致
線２０５が‘１’であっても、これらの２ビットが共に
‘０’であれば、バス上のどの電子回路ボード１に対し
てもアクセスは行われない。
２０２であり、バスに接続されている電子回路ボード１
にそれぞれ対応している。本例では、Ａ１４をＩＤ情報
２＝‘０’、Ａ１５をＩＤ情報２＝‘１’の各電子回路
ボード１に対応しているものとして、それぞれのビット
が‘１’の場合に、その電子回路ボードに対するアクセ
スを行うものとする。すなわち、ベース・アドレス一致
線２０５が‘１’であっても、これらの２ビットが共に
‘０’であれば、バス上のどの電子回路ボード１に対し
てもアクセスは行われない。
【００２８】今は、ＩＤ情報２＝‘０’の電子回路ボー
ドに対するアクセスを考えているので、ボード選択アド
レス２０２＝‘０１’となる。このボード選択アドレス
２０２は、ＩＤ比較回路８へ入力される。ＩＤ情報２＝
‘０’であるので、バス制御指示線８１とレジスタ制御
指示線８２は、共にアクティブ「１」となる。バスに電
子回路ボード１が２枚接続されている場合の、ライト動
作におけるＩＤ比較回路８の真理値表を図４に、そのと
きの回路構成を図６に示す。
ドに対するアクセスを考えているので、ボード選択アド
レス２０２＝‘０１’となる。このボード選択アドレス
２０２は、ＩＤ比較回路８へ入力される。ＩＤ情報２＝
‘０’であるので、バス制御指示線８１とレジスタ制御
指示線８２は、共にアクティブ「１」となる。バスに電
子回路ボード１が２枚接続されている場合の、ライト動
作におけるＩＤ比較回路８の真理値表を図４に、そのと
きの回路構成を図６に示す。
【００２９】図４において、ＩＤ情報は図１におけるＩ
Ｄ情報２で設定された電子回路ボードの識別値、符号Ａ
１５、Ａ１４はボード選択アドレス２０２を示してい
る。応答欄は、ライト動作のときにバスに対して応答す
るときには‘１’、しないときは‘０’で表している。
スヌープ欄は、ライト・データをスヌープする場合を
‘＊’で表している。
Ｄ情報２で設定された電子回路ボードの識別値、符号Ａ
１５、Ａ１４はボード選択アドレス２０２を示してい
る。応答欄は、ライト動作のときにバスに対して応答す
るときには‘１’、しないときは‘０’で表している。
スヌープ欄は、ライト・データをスヌープする場合を
‘＊’で表している。
【００３０】図４において、ＩＤ情報＝‘０’の欄を見
ると、ボード選択アドレス２０２＝‘０１’（この場合
Ａ１５、Ａ１４）のときには応答＝‘１’となっている
のでバスに応答し、ライト・データを取り込む。尚、バ
スに応答するとは、例えば、現在広く利用されているＰ
ＣＩバスの場合、図７のようにＴＲＤＹ＃とＤＥＶＳＥ
Ｌ＃信号を返すということである。
ると、ボード選択アドレス２０２＝‘０１’（この場合
Ａ１５、Ａ１４）のときには応答＝‘１’となっている
のでバスに応答し、ライト・データを取り込む。尚、バ
スに応答するとは、例えば、現在広く利用されているＰ
ＣＩバスの場合、図７のようにＴＲＤＹ＃とＤＥＶＳＥ
Ｌ＃信号を返すということである。
【００３１】レジスタ・アドレス２０３は、ベース・ア
ドレス２０１の空間に割り当てられたレジスタ７のアド
レスである。レジスタ制御回路６は、コマンド線１０４
がライトを示し、ベース・アドレス一致線２０５とレジ
スタ制御指示線８２が‘１’のとき、制御線１０１で示
されるタイミングでレジスタ７にデータをライトするタ
イミングを生成し、データ線１０２のデータがレジスタ
７のレジスタ・アドレス２０３が示す領域へライトされ
る。
ドレス２０１の空間に割り当てられたレジスタ７のアド
レスである。レジスタ制御回路６は、コマンド線１０４
がライトを示し、ベース・アドレス一致線２０５とレジ
スタ制御指示線８２が‘１’のとき、制御線１０１で示
されるタイミングでレジスタ７にデータをライトするタ
イミングを生成し、データ線１０２のデータがレジスタ
７のレジスタ・アドレス２０３が示す領域へライトされ
る。
【００３２】このときのＩＤ情報２＝‘１’である電子
回路ボード１の動作を考える。図４のＩＤ情報が‘１’
の欄を見ると、ボード選択アドレス２０２＝‘０１’の
ときの応答は‘０’であり、バス制御指示線８１、レジ
スタ制御指示線８２は‘０’となるので、なにも動作し
ない。
回路ボード１の動作を考える。図４のＩＤ情報が‘１’
の欄を見ると、ボード選択アドレス２０２＝‘０１’の
ときの応答は‘０’であり、バス制御指示線８１、レジ
スタ制御指示線８２は‘０’となるので、なにも動作し
ない。
【００３３】また、逆にＩＤ情報２＝‘１’の電子回路
ボード１にデータをライトする場合は、ボード選択アド
レス２０２＝‘１０’とすれば良い。図４の真理値表を
参照すると、ＩＤ情報２＝‘０’の電子回路ボードは応
答＝‘０’、ＩＤ情報２＝‘１’の電子回路ボードは応
答＝‘１’となっているので、ＩＤ情報２＝‘１’の電
子回路ボードのみへデータがライトされる。尚、電子回
路ボード１内部の動作は、これまでの説明と同様であ
る。
ボード１にデータをライトする場合は、ボード選択アド
レス２０２＝‘１０’とすれば良い。図４の真理値表を
参照すると、ＩＤ情報２＝‘０’の電子回路ボードは応
答＝‘０’、ＩＤ情報２＝‘１’の電子回路ボードは応
答＝‘１’となっているので、ＩＤ情報２＝‘１’の電
子回路ボードのみへデータがライトされる。尚、電子回
路ボード１内部の動作は、これまでの説明と同様であ
る。
【００３４】次に、２枚の電子回路ボード１に対して同
時にデータをライトすることを考える。すなわち、ボー
ド選択アドレス２０２＝‘１１’となる場合である。図
４の真理値表を見ると、ボード選択アドレス２０２＝
‘１１’のときのそれぞれの電子回路ボードの応答は、
ＩＤ情報２が‘０’の電子回路ボードが‘１’、ＩＤ情
報が‘１’の電子回路ボードは‘０’で、スヌープはＩ
Ｄ情報２が‘１’の電子回路ボードのみ‘＊’である。
時にデータをライトすることを考える。すなわち、ボー
ド選択アドレス２０２＝‘１１’となる場合である。図
４の真理値表を見ると、ボード選択アドレス２０２＝
‘１１’のときのそれぞれの電子回路ボードの応答は、
ＩＤ情報２が‘０’の電子回路ボードが‘１’、ＩＤ情
報が‘１’の電子回路ボードは‘０’で、スヌープはＩ
Ｄ情報２が‘１’の電子回路ボードのみ‘＊’である。
【００３５】応答＝‘１’であるＩＤ情報２が‘０’の
電子回路ボードは、これまでの説明の通り、バスからデ
ータを取り込み内部レジスタ７にライトする。
電子回路ボードは、これまでの説明の通り、バスからデ
ータを取り込み内部レジスタ７にライトする。
【００３６】応答＝‘０’であるＩＤ情報２が‘１’の
電子回路ボードは、これまでの説明では何も動作しない
ことになっていたが、スヌープが‘＊’となってる場合
はデータをスヌープする。図６を参照すると、アドレス
Ａ１４（１１２）、アドレスＡ１５（１１３）が共に
‘１’のとき、ＩＤ情報線１１１＝‘０’では、バス制
御指示線８１、レジスタ制御指示線８２はそれぞれ
‘１’となる。このため、バスに応答し、ライト・デー
タも取り込む。ＩＤ情報線１１１＝‘１’では、レジス
タ制御線８２は‘１’になるが、バス制御線８１は
‘０’となる。このため、レジスタ７にはデータを書き
込むが、バスに対しては応答信号を返さない。ここでま
たＰＣＩバスを例に取ると、図８は、ＰＣＩバスに対す
る応答信号を返さないＩＤ情報２＝‘１’の電子回路ボ
ードの様子を示している。
電子回路ボードは、これまでの説明では何も動作しない
ことになっていたが、スヌープが‘＊’となってる場合
はデータをスヌープする。図６を参照すると、アドレス
Ａ１４（１１２）、アドレスＡ１５（１１３）が共に
‘１’のとき、ＩＤ情報線１１１＝‘０’では、バス制
御指示線８１、レジスタ制御指示線８２はそれぞれ
‘１’となる。このため、バスに応答し、ライト・デー
タも取り込む。ＩＤ情報線１１１＝‘１’では、レジス
タ制御線８２は‘１’になるが、バス制御線８１は
‘０’となる。このため、レジスタ７にはデータを書き
込むが、バスに対しては応答信号を返さない。ここでま
たＰＣＩバスを例に取ると、図８は、ＰＣＩバスに対す
る応答信号を返さないＩＤ情報２＝‘１’の電子回路ボ
ードの様子を示している。
【００３７】実際のＰＣＩバス上の波形は、ＩＤ情報２
＝‘０’の電子回路ボードが応答信号を返しているので
図７のようになる。ＩＤ情報２＝‘１’の電子回路ボー
ドはバス上の信号をスヌープし、ＩＤ情報２＝‘０’の
電子回路ボードがデータを取り込むタイミングで自分自
信もデータを取り込む。複数枚の電子回路ボードに対す
るアクセスに対して唯一の電子回路ボードしか応答しな
いのは、バス・ファイトを防ぐためである。
＝‘０’の電子回路ボードが応答信号を返しているので
図７のようになる。ＩＤ情報２＝‘１’の電子回路ボー
ドはバス上の信号をスヌープし、ＩＤ情報２＝‘０’の
電子回路ボードがデータを取り込むタイミングで自分自
信もデータを取り込む。複数枚の電子回路ボードに対す
るアクセスに対して唯一の電子回路ボードしか応答しな
いのは、バス・ファイトを防ぐためである。
【００３８】以上のようにして、２枚の電子回路ボード
に対して同時にライトできる。バス上に接続されている
２枚の電子回路ボードに対してデータをライトする場合
を説明しているが、本発明は、バスに接続される電子回
路ボードの枚数は限定されない。例えば３枚の電子回路
ボードが接続されているなら、図３のようなアドレス構
成とし、図５の真理値表に従ってＩＤ比較回路８を設計
することで、３枚のうち任意の電子回路ボードに対して
同時にデータがライトできる。
に対して同時にライトできる。バス上に接続されている
２枚の電子回路ボードに対してデータをライトする場合
を説明しているが、本発明は、バスに接続される電子回
路ボードの枚数は限定されない。例えば３枚の電子回路
ボードが接続されているなら、図３のようなアドレス構
成とし、図５の真理値表に従ってＩＤ比較回路８を設計
することで、３枚のうち任意の電子回路ボードに対して
同時にデータがライトできる。
【００３９】また、図４、図５の真理値表および、図６
の回路では、複数の電子回路ボードに対して同時にライ
トする場合はＩＤ情報が最も小さい電子回路ボードがバ
スに対して応答し、他はスヌープする論理になっている
が、これらの応答、スヌープする電子回路ボードを特定
するものではない。
の回路では、複数の電子回路ボードに対して同時にライ
トする場合はＩＤ情報が最も小さい電子回路ボードがバ
スに対して応答し、他はスヌープする論理になっている
が、これらの応答、スヌープする電子回路ボードを特定
するものではない。
【００４０】（効果の説明）
第一の効果は、複数の電子回路ボードに同じデータをラ
イトする場合に、任意の複数枚の電子回路ボードに対し
てライトできることである。理由は、アドレスの一部を
ライトする電子回路ボードを選択するためのビットに割
り当てて、ビットの状態でライトする対象の電子回路ボ
ードを指定するためである。
イトする場合に、任意の複数枚の電子回路ボードに対し
てライトできることである。理由は、アドレスの一部を
ライトする電子回路ボードを選択するためのビットに割
り当てて、ビットの状態でライトする対象の電子回路ボ
ードを指定するためである。
【００４１】第二の効果は、データをスヌープする電子
回路ボードを指定するシーケンスがなくなることであ
る。理由は、アドレスの一部をライトする電子回路ボー
ドを選択するためのビットに割り当て、電子回路ボード
個別のＩＤ情報と選択されている電子回路ボードを比較
することで、自分がスヌープすべきかどうかを決めるこ
とができるからである。
回路ボードを指定するシーケンスがなくなることであ
る。理由は、アドレスの一部をライトする電子回路ボー
ドを選択するためのビットに割り当て、電子回路ボード
個別のＩＤ情報と選択されている電子回路ボードを比較
することで、自分がスヌープすべきかどうかを決めるこ
とができるからである。
【００４２】（変化例）
図９は、電子回路ボード１ａの内部にＩＤ情報２が設け
られたバス・スヌープ制御回路の構成例を示している。
その他の構成および基本的な動作は、図１と同様であ
る。本図９を適用したシステム上では、各電子回路ボー
ドのレジスタ７の領域とは別の領域に割り当てられるレ
ジスタとして見えている。よって、電子回路ボード１の
初期化時に、このレジスタ（ＩＤ情報２）にＩＤを割り
当てる。電子回路ボードにデータをライトする動作の説
明は、ＩＤ情報２の物理的な位置が変わっているだけ
で、図１を用いた場合と全く同様である。
られたバス・スヌープ制御回路の構成例を示している。
その他の構成および基本的な動作は、図１と同様であ
る。本図９を適用したシステム上では、各電子回路ボー
ドのレジスタ７の領域とは別の領域に割り当てられるレ
ジスタとして見えている。よって、電子回路ボード１の
初期化時に、このレジスタ（ＩＤ情報２）にＩＤを割り
当てる。電子回路ボードにデータをライトする動作の説
明は、ＩＤ情報２の物理的な位置が変わっているだけ
で、図１を用いた場合と全く同様である。
【００４３】この変化例の場合、ＩＤ情報２は、バスの
ライト動作で任意の値を設定できるという効果がある。
電子回路ボード１を増設したり、交換した場合にＩＤ情
報２を自動設定することもできるようになる。
ライト動作で任意の値を設定できるという効果がある。
電子回路ボード１を増設したり、交換した場合にＩＤ情
報２を自動設定することもできるようになる。
【００４４】さらに、任意の値を設定できるということ
は、バスに応答する電子回路ボード１を変更できるとい
うことになり、例えば、これまでバスに応答していた電
子回路ボード１が故障した場合に、その電子回路ボード
を殺して別の電子回路ボードがバスに応答するような設
定に変更し、故障した電子回路ボードはバス上から排除
することもできるようになる。
は、バスに応答する電子回路ボード１を変更できるとい
うことになり、例えば、これまでバスに応答していた電
子回路ボード１が故障した場合に、その電子回路ボード
を殺して別の電子回路ボードがバスに応答するような設
定に変更し、故障した電子回路ボードはバス上から排除
することもできるようになる。
【００４５】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００４６】
【発明の効果】以上の説明より明らかなように、本発明
のバス・スヌープ制御回路は、ホスト側からバスを通し
てライト・アクセスする複数枚の電子回路ボードの各々
にレジスタを設け、何れに対してアクセスするかを示す
ベース・アドレスとベース・アドレス・レジスタとを比
較する。この比較が一致する電子回路ボードがデータ書
き込みの動作対象となる。よって、データの転送と共に
書き込み対象の電子回路ボードの選択ができ、スヌープ
する電子回路ボードとそうでない電子回路ボードとの切
り換えを柔軟に行うことが可能となる。
のバス・スヌープ制御回路は、ホスト側からバスを通し
てライト・アクセスする複数枚の電子回路ボードの各々
にレジスタを設け、何れに対してアクセスするかを示す
ベース・アドレスとベース・アドレス・レジスタとを比
較する。この比較が一致する電子回路ボードがデータ書
き込みの動作対象となる。よって、データの転送と共に
書き込み対象の電子回路ボードの選択ができ、スヌープ
する電子回路ボードとそうでない電子回路ボードとの切
り換えを柔軟に行うことが可能となる。
【図１】本発明のバス・スヌープ制御回路の実施形態の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】２枚の電子回路ボードが接続されたときのアド
レス線のアドレス・フォーマットを示す図である。
レス線のアドレス・フォーマットを示す図である。
【図３】３枚の電子回路ボードが接続されたときのアド
レス線のアドレス・フォーマットを示す図である。
レス線のアドレス・フォーマットを示す図である。
【図４】バスに電子回路ボードが２枚接続されている場
合のライト動作におけるＩＤ比較回路の真理値表を示す
図である。
合のライト動作におけるＩＤ比較回路の真理値表を示す
図である。
【図５】バスに電子回路ボードが３枚接続されている場
合のライト動作におけるＩＤ比較回路の真理値表を示す
図である。
合のライト動作におけるＩＤ比較回路の真理値表を示す
図である。
【図６】図４、図５に対応するＩＤ比較回路の回路構成
例を示す。
例を示す。
【図７】ＰＣＩバスの場合のタイミング図である。
【図８】ＰＣＩバスに対する応答信号を返さないＩＤ情
報２＝‘１’の電子回路ボードのタイミング図である。
報２＝‘１’の電子回路ボードのタイミング図である。
【図９】電子回路ボード１ａの内部にＩＤ情報２が設け
られた変化例のバス・スヌープ制御回路のブロック図で
ある。
られた変化例のバス・スヌープ制御回路のブロック図で
ある。
１ バス・スヌープ回路を搭載した電子回路ボード
２ ＩＤ情報
３ ベース・アドレス・レジスタ
４ アドレス比較回路
５ バス制御回路
６ レジスタ制御回路
７ レジスタ
８ ＩＤ比較回路
８１ バス制御指示線
８２ レジスタ制御指示線
１０１ 制御線
１０２ データ線
１０３ アドレス線
１０４ コマンド線
２０１ ベース・アドレス
２０２ ボード選択アドレス
２０３ レジスタ・アドレス
２０５ ベース・アドレス一致線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−26752（ＪＰ，Ａ)
特開 平４−148262（ＪＰ，Ａ)
特開 平４−333940（ＪＰ，Ａ)
特開 平４−318653（ＪＰ，Ａ)
特開 平２−133856（ＪＰ，Ａ)
特開 平２−128540（ＪＰ，Ａ)
特開 昭56−8950（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/38 - 13/42
G06F 13/10 - 13/14
Claims (4)
- 【請求項１】 ホスト側からバスを通してライト・アク
セスされるｎ（ｎは２以上の自然数）枚の電子回路ボー
ドのそれぞれに、個々の電子回路ボードを識別するため
に各電子回路ボードごとに異なるＩＤ情報が設定され、 各電子回路ボードは、 前記ライト・アクセスに応じてデータが書き込まれるレ
ジスタと、 メモリマップに基づいて設定された所定の値を格納する
ベース・アドレス・レジスタと、 前記ライト・アクセスの対象を示すアドレスの内のベー
ス・アドレスとベース・アドレス・レジスタの値とを比
較するアドレス比較回路と、 前記比較が一致する場合に動作対象となるバス制御回路
及びレジスタ制御回路と、 前記ライト・アクセスの対象を示すアドレス内に設けら
れた各電子回路ボードに対応するｎビットのアドレス・
ビットと前記ＩＤ情報とを比較して、前記バス制御回路
及び前記レジスタ制御回路を動作させるかどうかを指定
するＩＤ比較回路と、 を有して構成されたバス・スヌープ制御回路。 - 【請求項２】 前記ｎビットのアドレス・ビットのうち
“１”が立っているビットに対応する電子回路ボードが
前記ライト・アクセスの対象となることを特徴とする請
求項１記載のバス・スヌープ制御回路。 - 【請求項３】 前記レジスタ制御回路は、コマンド線が
ライト・アクセスを示しており、アドレス比較回路が一
致を示しており、且つＩＤ比較回路から動作指示が出て
いれば、制御線のタイミングに従って、レジスタ・アド
レス（アドレス線の一部）が示すレジスタのアドレスへ
データ線のデータを書き込むことを特徴とする請求項１
又は２に記載のバス・スヌープ制御回路。 - 【請求項４】 前記バス制御回路は、アドレス比較回路
が一致を示しており、ＩＤ比較回路から動作指示が出て
いれば、制御線のアクセスに対する応答信号を返すこと
を特徴とする請求項１から３のいずれか１項に記載のバ
ス・スヌープ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34062398A JP3525771B2 (ja) | 1998-11-30 | 1998-11-30 | バス・スヌープ制御回路 |
| US09/449,469 US6507878B1 (en) | 1998-11-30 | 1999-11-29 | Bus snoop control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34062398A JP3525771B2 (ja) | 1998-11-30 | 1998-11-30 | バス・スヌープ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163366A JP2000163366A (ja) | 2000-06-16 |
| JP3525771B2 true JP3525771B2 (ja) | 2004-05-10 |
Family
ID=18338757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34062398A Expired - Fee Related JP3525771B2 (ja) | 1998-11-30 | 1998-11-30 | バス・スヌープ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507878B1 (ja) |
| JP (1) | JP3525771B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6763436B2 (en) * | 2002-01-29 | 2004-07-13 | Lucent Technologies Inc. | Redundant data storage and data recovery system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589624B2 (ja) * | 1979-07-03 | 1983-02-22 | 日本電信電話株式会社 | 同報通信方式 |
| JPS6326752A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 共通バスアドレス指定回路 |
| JPH02128540A (ja) * | 1988-11-09 | 1990-05-16 | Alpine Electron Inc | データ通信方法およびそのシステム |
| JPH02133856A (ja) * | 1988-11-14 | 1990-05-23 | Toshiba Corp | データ転送装置 |
| US5072369A (en) * | 1989-04-07 | 1991-12-10 | Tektronix, Inc. | Interface between buses attached with cached modules providing address space mapped cache coherent memory access with SNOOP hit memory updates |
| JPH04148262A (ja) * | 1990-10-08 | 1992-05-21 | Matsushita Electric Ind Co Ltd | 同報転送装置 |
| JPH04318653A (ja) * | 1991-04-18 | 1992-11-10 | Nec Corp | 下位装置一斉制御方式 |
| JPH04333940A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | データ書き込み方式 |
| KR960009659B1 (ko) * | 1994-04-11 | 1996-07-23 | 김광호 | 멀티프로세서 시스템의 스누프회로 |
| US6173368B1 (en) * | 1995-12-18 | 2001-01-09 | Texas Instruments Incorporated | Class categorized storage circuit for storing non-cacheable data until receipt of a corresponding terminate signal |
| US5974511A (en) * | 1997-03-31 | 1999-10-26 | Sun Microsystems, Inc. | Cache subsystem with pseudo-packet switch |
| US6151641A (en) * | 1997-09-30 | 2000-11-21 | Lsi Logic Corporation | DMA controller of a RAID storage controller with integrated XOR parity computation capability adapted to compute parity in parallel with the transfer of data segments |
-
1998
- 1998-11-30 JP JP34062398A patent/JP3525771B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-29 US US09/449,469 patent/US6507878B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6507878B1 (en) | 2003-01-14 |
| JP2000163366A (ja) | 2000-06-16 |
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