JPH04333940A - データ書き込み方式 - Google Patents
データ書き込み方式Info
- Publication number
- JPH04333940A JPH04333940A JP3105347A JP10534791A JPH04333940A JP H04333940 A JPH04333940 A JP H04333940A JP 3105347 A JP3105347 A JP 3105347A JP 10534791 A JP10534791 A JP 10534791A JP H04333940 A JPH04333940 A JP H04333940A
- Authority
- JP
- Japan
- Prior art keywords
- common
- address
- peripheral circuits
- data
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ書き込み方式に関
し、特にアドレスバス、データバスを用いてデータの書
き込み及び読み出しを行うシステムの特定の複数の周辺
回路に共通データを書き込む方式に関する。
し、特にアドレスバス、データバスを用いてデータの書
き込み及び読み出しを行うシステムの特定の複数の周辺
回路に共通データを書き込む方式に関する。
【０００２】
【従来の技術】従来、このようなシステムではアドレス
空間に配置された複数の周辺回路のそれぞれの選択信号
を発生するのは個別のアドレスデコード回路だけであっ
た。
空間に配置された複数の周辺回路のそれぞれの選択信号
を発生するのは個別のアドレスデコード回路だけであっ
た。
【０００３】
【発明が解決しようとする課題】従来のシステムでは、
アドレス空間に配置された周辺回路の選択信号を発生す
るのは個別のアドレスデコード回路だけだったので、同
じデータを特定した複数の周辺回路に書き込む際、周辺
回路の数と同じ回数分だけ同じデータを書き込まなけれ
ばならず、頻繁に同じデータを特定した複数の周辺回路
に書き込む場合には処理能力にも影響を与えるなどの問
題があった。
アドレス空間に配置された周辺回路の選択信号を発生す
るのは個別のアドレスデコード回路だけだったので、同
じデータを特定した複数の周辺回路に書き込む際、周辺
回路の数と同じ回数分だけ同じデータを書き込まなけれ
ばならず、頻繁に同じデータを特定した複数の周辺回路
に書き込む場合には処理能力にも影響を与えるなどの問
題があった。
【０００４】
【課題を解決するための手段】本発明のデータ書き込み
方式は、アドレスバス及びデータバスを用いてアドレス
空間に配置された複数の周辺回路に対しデータの書き込
み及び読み出しを行うシステムにおいて、前記複数の周
辺回路のそれぞれに対応する個別アドレスに従って個別
の選択信号を発生する個別のアドレスデコード回路と、
前記複数の周辺回路のうち特定した複数の周辺回路に共
通なアドレスに従って共通の選択信号を発生する共通の
アドレスデコード回路とを備えている。
方式は、アドレスバス及びデータバスを用いてアドレス
空間に配置された複数の周辺回路に対しデータの書き込
み及び読み出しを行うシステムにおいて、前記複数の周
辺回路のそれぞれに対応する個別アドレスに従って個別
の選択信号を発生する個別のアドレスデコード回路と、
前記複数の周辺回路のうち特定した複数の周辺回路に共
通なアドレスに従って共通の選択信号を発生する共通の
アドレスデコード回路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。アドレスバス／制御線１０は、個別のアドレス
デコード回路２０，２１，２２，２３及び共通のアドレ
スデコード回路３０，３１，３２に接続される。また、
データバス１１は、特定の周辺回路８０，８１，８２及
び一般の周辺回路９０に接続されデータの転送を行う。 個別のアドレスデコード回路２０，２１，２２の各々か
ら出力される個別選択信号５０，５１，５２は論理和回
路（ＯＲ）４０，４１，４２に入力され、共通のアドレ
スデコード回路３０，３１，３２の各々から出力される
共通選択信号６０，６１，６２と論理和をとり、選択信
号７０，７１，７２として特定の周辺回路８０，８１，
８２に入力される。個別のアドレスデコード回路２３か
ら出力される個別選択信号５３はそのまま一般の周辺回
路９０に入力される。
である。アドレスバス／制御線１０は、個別のアドレス
デコード回路２０，２１，２２，２３及び共通のアドレ
スデコード回路３０，３１，３２に接続される。また、
データバス１１は、特定の周辺回路８０，８１，８２及
び一般の周辺回路９０に接続されデータの転送を行う。 個別のアドレスデコード回路２０，２１，２２の各々か
ら出力される個別選択信号５０，５１，５２は論理和回
路（ＯＲ）４０，４１，４２に入力され、共通のアドレ
スデコード回路３０，３１，３２の各々から出力される
共通選択信号６０，６１，６２と論理和をとり、選択信
号７０，７１，７２として特定の周辺回路８０，８１，
８２に入力される。個別のアドレスデコード回路２３か
ら出力される個別選択信号５３はそのまま一般の周辺回
路９０に入力される。
【０００７】特定の周辺回路８０，８１，８２の初期設
定をする場合や、初期設定後に共通のデータを書き込む
場合には、共通のアドレスを用いてデータの書き込みを
行う。また特定の周辺回路８０，８１，８２に別のデー
タを書き込んだり、データを読み込む場合には、個別の
アドレスを用いて行う。共通データを書き込まない一般
の周辺回路９０では個別のアドレスデコード回路５３だ
けを持ち、共通のアドレスデコード回路は持たない。
定をする場合や、初期設定後に共通のデータを書き込む
場合には、共通のアドレスを用いてデータの書き込みを
行う。また特定の周辺回路８０，８１，８２に別のデー
タを書き込んだり、データを読み込む場合には、個別の
アドレスを用いて行う。共通データを書き込まない一般
の周辺回路９０では個別のアドレスデコード回路５３だ
けを持ち、共通のアドレスデコード回路は持たない。
【０００８】
【発明の効果】以上説明したように本発明は、アドレス
空間に配置された複数の周辺回路のそれぞれの選択信号
を発生する個別のアドレスデコード回路の他に、特定し
た複数の周辺回路に共通のアドレスで選択信号を発生す
る共通のアドレスデコード回路を設けたので、特定した
複数の周辺回路に共通のデータを書き込む場合に、周辺
回路の数と同じ回数分だけ同じデータを書き込むことな
く、１回ですべての周辺回数に同じデータが書かれるの
で、頻繁に共通のデータを書き込む時などには処理能力
を向上させる効果がある。
空間に配置された複数の周辺回路のそれぞれの選択信号
を発生する個別のアドレスデコード回路の他に、特定し
た複数の周辺回路に共通のアドレスで選択信号を発生す
る共通のアドレスデコード回路を設けたので、特定した
複数の周辺回路に共通のデータを書き込む場合に、周辺
回路の数と同じ回数分だけ同じデータを書き込むことな
く、１回ですべての周辺回数に同じデータが書かれるの
で、頻繁に共通のデータを書き込む時などには処理能力
を向上させる効果がある。
【図１】本発明の一実施例を示すブロック図である。
１０ アドレスバス／制御線
１１ データバス
２０，２１，２２，２３ 個別のアドレスデコー
ド回路 ３０，３１，３２ 共通のアドレスデコード回路
４０，４１，４２ 論理和回路（ＯＲ）５０，５
１，５２，５３ 個別選択信号６０，６１，６２
共通選択信号７０，７１，７２ 選択信
号 ８０，８１，８２ 特定の周辺回路９０
一般の周辺回路
ド回路 ３０，３１，３２ 共通のアドレスデコード回路
４０，４１，４２ 論理和回路（ＯＲ）５０，５
１，５２，５３ 個別選択信号６０，６１，６２
共通選択信号７０，７１，７２ 選択信
号 ８０，８１，８２ 特定の周辺回路９０
一般の周辺回路
Claims (1)
- 【請求項１】 アドレスバス及びデータバスを用いて
アドレス空間に配置された複数の周辺回路に対しデータ
の書き込み及び読み出しを行うシステムにおいて、前記
複数の周辺回路のそれぞれに対応する個別アドレスに従
って個別の選択信号を発生する個別のアドレスデコード
回路と、前記複数の周辺回路のうち特定した複数の周辺
回路に共通なアドレスに従って共通の選択信号を発生す
る共通のアドレスデコード回路とを備えることを特徴と
するデータ書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105347A JPH04333940A (ja) | 1991-05-10 | 1991-05-10 | データ書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105347A JPH04333940A (ja) | 1991-05-10 | 1991-05-10 | データ書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333940A true JPH04333940A (ja) | 1992-11-20 |
Family
ID=14405206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105347A Pending JPH04333940A (ja) | 1991-05-10 | 1991-05-10 | データ書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163366A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | バス・スヌープ制御回路 |
-
1991
- 1991-05-10 JP JP3105347A patent/JPH04333940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163366A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | バス・スヌープ制御回路 |
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