JPH0778722B2 - レジスタファイル方式 - Google Patents
レジスタファイル方式Info
- Publication number
- JPH0778722B2 JPH0778722B2 JP60226576A JP22657685A JPH0778722B2 JP H0778722 B2 JPH0778722 B2 JP H0778722B2 JP 60226576 A JP60226576 A JP 60226576A JP 22657685 A JP22657685 A JP 22657685A JP H0778722 B2 JPH0778722 B2 JP H0778722B2
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- JP
- Japan
- Prior art keywords
- address
- byte
- signal
- data
- register file
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタファイル方式に関し、特に任意のバイ
ト長を１ワードとするレジスタファイル方式に関する。
ト長を１ワードとするレジスタファイル方式に関する。
従来、この種のレジスタファイル方式は、データをワー
ド単位にレジスタファイルに書き込むものであって、任
意のバイトを先頭とする１ワード長のデータを直接レジ
スタファイルに書き込みことはできなかった。
ド単位にレジスタファイルに書き込むものであって、任
意のバイトを先頭とする１ワード長のデータを直接レジ
スタファイルに書き込みことはできなかった。
したがって、従来のレジスタファイル方式により指定さ
れたアドレスの任意のバイトを先頭として１ワード長の
データをレジスタファイルに書き込ませる場合には、ま
ず、指定されたアドレスより２ワード分のデータを読み
出し、読み出されたデータのうちの初めのアドレスのデ
ータを、その先頭として指定されたバイトアドレスを含
む下位側のバイトが“0"となるようにマスクする。ま
た、読み出されたデータのうちの次のアドレスのデータ
を、指定されたバイトアドレスから１ワード長離れたバ
イトアドレスより上位側のバイトを“0"にするようにマ
スクする。次に、初めのアドレスのデータをマスクした
ものと書き込むべき１ワード長のデータを右にバイトア
ドレスだけ右に論理シフトしたものとを論理和し、結果
を指定されたアドレスに書き込む。また、次のアドレス
のデータをマスクしたものと書き込むべき１ワード長の
データを左にバイトアドレスだけ論理シフトしたものと
を論理和し、結果を指定されたアドレスの次のアドレス
に書き込む。
れたアドレスの任意のバイトを先頭として１ワード長の
データをレジスタファイルに書き込ませる場合には、ま
ず、指定されたアドレスより２ワード分のデータを読み
出し、読み出されたデータのうちの初めのアドレスのデ
ータを、その先頭として指定されたバイトアドレスを含
む下位側のバイトが“0"となるようにマスクする。ま
た、読み出されたデータのうちの次のアドレスのデータ
を、指定されたバイトアドレスから１ワード長離れたバ
イトアドレスより上位側のバイトを“0"にするようにマ
スクする。次に、初めのアドレスのデータをマスクした
ものと書き込むべき１ワード長のデータを右にバイトア
ドレスだけ右に論理シフトしたものとを論理和し、結果
を指定されたアドレスに書き込む。また、次のアドレス
のデータをマスクしたものと書き込むべき１ワード長の
データを左にバイトアドレスだけ論理シフトしたものと
を論理和し、結果を指定されたアドレスの次のアドレス
に書き込む。
上述した従来のレジスタファイル方式は、データをワー
ド単位にレジスタファイルに書き込むものであったの
で、任意のバイトを先頭とする１ワード分のデータをレ
ジスタファイルに書き込もうとすると処理速度が遅くな
るという欠点がある。
ド単位にレジスタファイルに書き込むものであったの
で、任意のバイトを先頭とする１ワード分のデータをレ
ジスタファイルに書き込もうとすると処理速度が遅くな
るという欠点がある。
本発明の目的は、任意のバイトを先頭として１ワード長
のデータを直接書込み可能とするレジスタファイル方式
を提供することにある。
のデータを直接書込み可能とするレジスタファイル方式
を提供することにある。
本発明のレジスタファイル方式は、複数バイトからなる
１ワードのデータを入力しバイトアドレス信号の示すシ
フト数だけバイト単位にシフトするデータシフト手段
と、アドレス信号をデコードしてアドレスデコード信号
を出力するアドレスデコード手段と、前記バイトアドレ
ス信号をデコードするバイトアドレス制御手段と、この
バイトアドレス制御手段によりデコードされた前記バイ
トアドレス信号で前記アドレスデコード信号をシフトす
るアドレスシフト手段と、複数のレジスタからなってい
て前記アドレスデコード手段および前記アドレスシフト
手段の出力をバイトごとのアドレスとして対応するレジ
スタに前記データシフト手段の出力データをバイト単位
に書き込むレジスタファイルとを有する。
１ワードのデータを入力しバイトアドレス信号の示すシ
フト数だけバイト単位にシフトするデータシフト手段
と、アドレス信号をデコードしてアドレスデコード信号
を出力するアドレスデコード手段と、前記バイトアドレ
ス信号をデコードするバイトアドレス制御手段と、この
バイトアドレス制御手段によりデコードされた前記バイ
トアドレス信号で前記アドレスデコード信号をシフトす
るアドレスシフト手段と、複数のレジスタからなってい
て前記アドレスデコード手段および前記アドレスシフト
手段の出力をバイトごとのアドレスとして対応するレジ
スタに前記データシフト手段の出力データをバイト単位
に書き込むレジスタファイルとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。本
実施例のレジスタファイル方式は、４個のレジスタファ
イル1,2,3および４と、３個のセレクタ5,6および７と、
アドレスデコーダ８と、バイトアドレス制御回路９と、
シフタ10とから構成されている。
実施例のレジスタファイル方式は、４個のレジスタファ
イル1,2,3および４と、３個のセレクタ5,6および７と、
アドレスデコーダ８と、バイトアドレス制御回路９と、
シフタ10とから構成されている。
レジスタファイル1,2,3および４は、それぞれ１バイト
×８の構成（第３図（ａ）および（ｂ）参照）を有し、
全体で１ワード４バイトで８ワード構成となっている。
×８の構成（第３図（ａ）および（ｂ）参照）を有し、
全体で１ワード４バイトで８ワード構成となっている。
セレクタ5,6および７は、バイトアドレス制御回路９か
らセレクト信号線22,23および24を介して供給される各
１ビットのセレクト信号に応じて、アドレスデコーダ８
でデコードされアドレスデコード信号線21を介して入力
されるアドレスデコード信号をそのまま出力するか、右
１ビットローティトシフトして出力するかを選択する。
セレクタ5,6および７は、セレクト入力が“0"のときに
入力データをそのまま出力し、“1"のときに入力データ
を右１ビットローティトシフトして出力する。セレクタ
5,6および７は、全体としてアドレスシフト手段として
の役目をする。
らセレクト信号線22,23および24を介して供給される各
１ビットのセレクト信号に応じて、アドレスデコーダ８
でデコードされアドレスデコード信号線21を介して入力
されるアドレスデコード信号をそのまま出力するか、右
１ビットローティトシフトして出力するかを選択する。
セレクタ5,6および７は、セレクト入力が“0"のときに
入力データをそのまま出力し、“1"のときに入力データ
を右１ビットローティトシフトして出力する。セレクタ
5,6および７は、全体としてアドレスシフト手段として
の役目をする。
アドレスデコーダ８は、３ビット入力８ビット出力のデ
コーダであって、３ビットのアドレス信号線20を介して
供給されるアドレス信号を入力の値に対応するビットに
フラグを立てるようにデコードし、８ビットのアドレス
デコード信号としてアドレスデコード信号線21を介して
セレクタ5,6および７ならびにレジスタファイル４にそ
れぞれ供給する。
コーダであって、３ビットのアドレス信号線20を介して
供給されるアドレス信号を入力の値に対応するビットに
フラグを立てるようにデコードし、８ビットのアドレス
デコード信号としてアドレスデコード信号線21を介して
セレクタ5,6および７ならびにレジスタファイル４にそ
れぞれ供給する。
バイトアドレス制御回路９は、２ビットのバイトアドレ
ス信号線25を介して供給されるバイトアドレス信号に基
づいてセレクタ5,6および７にアドレスデコード信号を
そのまま出力するか右１ビットローティトシフトして出
力するかを指示するセレクト信号を発生する。
ス信号線25を介して供給されるバイトアドレス信号に基
づいてセレクタ5,6および７にアドレスデコード信号を
そのまま出力するか右１ビットローティトシフトして出
力するかを指示するセレクト信号を発生する。
シフタ10は、入力信号線30を介して供給される32ビット
の入力データを信号線25を介して供給される２ビットの
バイトアドレス信号に応じてバイト単位にシフトするも
のである。このシフタ10の各バイト出力は、各８ビット
のバイトデータ信号線26,27,28および29を介してレジス
タファイル1,2,3および４にそれぞれ接続されている。
の入力データを信号線25を介して供給される２ビットの
バイトアドレス信号に応じてバイト単位にシフトするも
のである。このシフタ10の各バイト出力は、各８ビット
のバイトデータ信号線26,27,28および29を介してレジス
タファイル1,2,3および４にそれぞれ接続されている。
次に、このように構成された本実施例のレジスタファイ
ル方式の動作について説明する。
ル方式の動作について説明する。
外部よりアドレス信号線20を介して入力されたアドレス
信号はアドレスデコーダ８によりデコードされ、アドレ
スデコード信号としてセレクタ5,6および７ならびにレ
ジスタファイル４にそれぞれ入力される。
信号はアドレスデコーダ８によりデコードされ、アドレ
スデコード信号としてセレクタ5,6および７ならびにレ
ジスタファイル４にそれぞれ入力される。
ここで、アドレス信号が“010"で、先頭のバイトを示す
バイトアドレス信号が“01"の場合について考えると、
アドレス信号が“010"なので、アドレスデコーダ８でデ
コードされたアドレスデコード信号は“00100000"にな
る。また、バイトアドレス信号は“01"なので、第２図
に示す表よりセレクタ５のセレクト入力は“1"となり、
セレクタ６および７のセレクト入力は“0"になる。よっ
て、セレクタ５はセレクト入力が“1"なので、入力であ
るアドレスデコード信号“00100000"は右１ビットロー
ティトシフトされて“00010000"がレジスタファイル１
に入力される。一方、セレクタ６および７のセレクト入
力は“0"なので、レジスタファイル2,3および４には、
アドレスデコード信号“00100000"がそのまま入力され
る。よって、第３図（ａ）に示すように、。00010000"
と“00100000"との“1"に対応するレジスタ（第３図
（ａ）の斜線部参照）がライトイネーブルされる。
バイトアドレス信号が“01"の場合について考えると、
アドレス信号が“010"なので、アドレスデコーダ８でデ
コードされたアドレスデコード信号は“00100000"にな
る。また、バイトアドレス信号は“01"なので、第２図
に示す表よりセレクタ５のセレクト入力は“1"となり、
セレクタ６および７のセレクト入力は“0"になる。よっ
て、セレクタ５はセレクト入力が“1"なので、入力であ
るアドレスデコード信号“00100000"は右１ビットロー
ティトシフトされて“00010000"がレジスタファイル１
に入力される。一方、セレクタ６および７のセレクト入
力は“0"なので、レジスタファイル2,3および４には、
アドレスデコード信号“00100000"がそのまま入力され
る。よって、第３図（ａ）に示すように、。00010000"
と“00100000"との“1"に対応するレジスタ（第３図
（ａ）の斜線部参照）がライトイネーブルされる。
一方、入力信号線30を介して入力された32ビットの入力
データ、例えば“ABCD"はシフタ10に入力されるが、い
ま、信号線25を介して入力されるバイトアドレス信号が
“01"なので１バイト分だけシフトされ、第２図に示す
ようにシフタ10の出力はレジスタファイル２に入力デー
タ“ABCD"の先頭バイト“A"がきて、続いてレジスタフ
ァイル3,4,1の順に“B",“C",“D"となり、第３図
（ａ）に示すようなバイトアドレスおよび順番にデータ
が入力される。
データ、例えば“ABCD"はシフタ10に入力されるが、い
ま、信号線25を介して入力されるバイトアドレス信号が
“01"なので１バイト分だけシフトされ、第２図に示す
ようにシフタ10の出力はレジスタファイル２に入力デー
タ“ABCD"の先頭バイト“A"がきて、続いてレジスタフ
ァイル3,4,1の順に“B",“C",“D"となり、第３図
（ａ）に示すようなバイトアドレスおよび順番にデータ
が入力される。
次に、アドレス信号が“111"、バイトアドレス信号が
“11"である場合について考えると、アドレス信号が“1
11"なので、アドレスデコード信号は“00000001"にな
る。また、バイトアドレス信号は“11"なので、第２図
の表よりセレクタ5,6および７のセレクト入力はすべて
“1"となる。よって、セレクタ5,6および７に入力され
たアドレスデコード信号“00000001"は右１ビットロー
ティトシフトされ、“10000000"がレジスタファイル1,2
および３に入力される。レジスタファイル４には、アド
レスデコード信号“00000001"がそのまま入力される。
よって、第３図（ｂ）に示すように、“10000000"と“0
0000001"との“1"に対応するレジスタ（第３図（ｂ）の
斜線部参照）がライトイネーブルされる。
“11"である場合について考えると、アドレス信号が“1
11"なので、アドレスデコード信号は“00000001"にな
る。また、バイトアドレス信号は“11"なので、第２図
の表よりセレクタ5,6および７のセレクト入力はすべて
“1"となる。よって、セレクタ5,6および７に入力され
たアドレスデコード信号“00000001"は右１ビットロー
ティトシフトされ、“10000000"がレジスタファイル1,2
および３に入力される。レジスタファイル４には、アド
レスデコード信号“00000001"がそのまま入力される。
よって、第３図（ｂ）に示すように、“10000000"と“0
0000001"との“1"に対応するレジスタ（第３図（ｂ）の
斜線部参照）がライトイネーブルされる。
一方、入力信号線30を介してシフタ10に入力された１ワ
ード４バイトのデータ“ABCD"は、いま、バイトアドレ
ス信号が“11"なので３バイト分シフトされ、第２図に
示すようにシフタ10の出力はレジスタファイル４に入力
データ“ABCD"の先頭バイト“A"がきて、続いてレジス
タファイル1,2,3の順に“B",“C",“D"となり、第３図
（ｂ）に示すようなバイトアドレスおよび順番にデータ
が入力される。
ード４バイトのデータ“ABCD"は、いま、バイトアドレ
ス信号が“11"なので３バイト分シフトされ、第２図に
示すようにシフタ10の出力はレジスタファイル４に入力
データ“ABCD"の先頭バイト“A"がきて、続いてレジス
タファイル1,2,3の順に“B",“C",“D"となり、第３図
（ｂ）に示すようなバイトアドレスおよび順番にデータ
が入力される。
なお、上記実施例では、レジスタファイル1,2,3および
４を全体として32ビット×８ワード構成であるとした
が、一般のレジスタファイルのビット×ワード構成に拡
張可能であり、セレクタ5,6,7およびシフタ10も一般の
シフト手段に拡張可能である。
４を全体として32ビット×８ワード構成であるとした
が、一般のレジスタファイルのビット×ワード構成に拡
張可能であり、セレクタ5,6,7およびシフタ10も一般の
シフト手段に拡張可能である。
また、上記実施例では、アドレス信号が“000"のときに
はデコードすると“10000000"となるが、アドレスデコ
ード信号が“00000001"になるようにした場合にはアド
レスデコード信号をシフト手段により左１ビットローテ
ィトシフトするようにすればよい。
はデコードすると“10000000"となるが、アドレスデコ
ード信号が“00000001"になるようにした場合にはアド
レスデコード信号をシフト手段により左１ビットローテ
ィトシフトするようにすればよい。
以上説明したように本発明は、任意のバイトを先頭とし
て１ワード長のデータを直接書込み可能とすることによ
り、処理速度を高速化できる効果がある。
て１ワード長のデータを直接書込み可能とすることによ
り、処理速度を高速化できる効果がある。
第１図は本発明の一実施例を示すブロック図、 第２図はバイトアドレス信号に対するセレクタおよびシ
フタの機能を示す表、 第３図（ａ）および（ｂ）はレジスタファイルの内容を
具体的な場合についてそれぞれ説明する図である。 図において、 1,2,3,4……レジスタファイル、 5,6,7……セレクタ、 ８……アドレスデコーダ、 ９……バイトアドレス制御回路、 10……シフタ、 20……アドレス信号線、 21……アドレスデコード信号線、 22,23,24……セレクト信号線、 25……バイトアドレス信号線、 26,27,28,29……バイトデータ信号線、 30……入力信号線である。
フタの機能を示す表、 第３図（ａ）および（ｂ）はレジスタファイルの内容を
具体的な場合についてそれぞれ説明する図である。 図において、 1,2,3,4……レジスタファイル、 5,6,7……セレクタ、 ８……アドレスデコーダ、 ９……バイトアドレス制御回路、 10……シフタ、 20……アドレス信号線、 21……アドレスデコード信号線、 22,23,24……セレクト信号線、 25……バイトアドレス信号線、 26,27,28,29……バイトデータ信号線、 30……入力信号線である。
Claims (1)
- 【請求項１】複数バイトから成る１ワードの入力データ
を外部から供給されるバイトアドレス信号の示すシフト
数だけバイト単位にシフトするデータシフト手段と、 前記バイトアドレス信号をデコードしてセレクト信号を
出力するバイトアドレス制御手段と、 外部から供給されるアドレス信号をデコードして該アド
レス信号に対応するアドレスデコード信号を出力するア
ドレスデコード手段と、 前記セレクト信号に基づいて前記アドレスデコード信号
を予め定めたビット数だけシフトするか否かを決定する
アドレスシフト手段と、 複数のレジスタからなっていて前記アドレスデコード手
段および前記アドレスシフト手段の出力をバイト毎のア
ドレスとして対応する該レジスタに前記データシフト手
段の出力データをバイト単位に書込むレジスタファイル
と、 を備えたことを特徴とするレジスタファイル方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226576A JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226576A JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285326A JPS6285326A (ja) | 1987-04-18 |
| JPH0778722B2 true JPH0778722B2 (ja) | 1995-08-23 |
Family
ID=16847330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226576A Expired - Lifetime JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778722B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474654A (en) * | 1987-09-16 | 1989-03-20 | Nec Corp | Data transfer controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556667A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Data transfer system with buffer register |
| JPS59113582A (ja) * | 1982-12-21 | 1984-06-30 | Fuji Xerox Co Ltd | 記憶装置 |
-
1985
- 1985-10-09 JP JP60226576A patent/JPH0778722B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6285326A (ja) | 1987-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |