JPS6285326A - レジスタフアイル方式 - Google Patents
レジスタフアイル方式Info
- Publication number
- JPS6285326A JPS6285326A JP60226576A JP22657685A JPS6285326A JP S6285326 A JPS6285326 A JP S6285326A JP 60226576 A JP60226576 A JP 60226576A JP 22657685 A JP22657685 A JP 22657685A JP S6285326 A JPS6285326 A JP S6285326A
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- Japan
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- address
- byte
- signal
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレジスタファイル方式に関し、特に任意のバイ
ト長を１ワードとするレジスタファイル方式に関する。
ト長を１ワードとするレジスタファイル方式に関する。
従来、この種のレジスタファイル方式は、データをワー
ド単位にレジスタファイルに書き込むものであって、任
意のバイトを先頭とする１ワード長のデータを直接レジ
スタファイルに書き込むことはできなかった。
ド単位にレジスタファイルに書き込むものであって、任
意のバイトを先頭とする１ワード長のデータを直接レジ
スタファイルに書き込むことはできなかった。
したがうて、従来のレジスタファイル方式により指定さ
れたアドレスの任意のバイトを先頭として１ワード長の
データをレジスタファイルに書き込ませる場合には、ま
ず、指定されたアドレスより２ワ一ド分のデータを読み
出し、読み出されたデータのうちの初めのアドレスのデ
ータを、その先頭として指定されたバイトアドレスを含
む下位側のバイトが１０″となるようにマスクする。ま
た、読み出されたデータのうちの次のアドレスのデータ
を、指定されたバイトアドレスから１ワード長離れたバ
イトアドレスより上位側のバイトを１０′にするように
マスクする。次に、初めのアドレスのデータをマスクし
たものと書き込むべき１ワード長のデータを右にバイト
アドレスだけ右に論理シフトしたものとを論理和し、結
果を指定されたアドレスに書き込む、また、次のアドレ
スのデータをマスクしたものと書き込むべき１ワード長
のデータを左にバイトアドレスだけ論理シフトしたもの
とを論理和し、結果を指定されたアドレスの次のアドレ
スに書き込む。
れたアドレスの任意のバイトを先頭として１ワード長の
データをレジスタファイルに書き込ませる場合には、ま
ず、指定されたアドレスより２ワ一ド分のデータを読み
出し、読み出されたデータのうちの初めのアドレスのデ
ータを、その先頭として指定されたバイトアドレスを含
む下位側のバイトが１０″となるようにマスクする。ま
た、読み出されたデータのうちの次のアドレスのデータ
を、指定されたバイトアドレスから１ワード長離れたバ
イトアドレスより上位側のバイトを１０′にするように
マスクする。次に、初めのアドレスのデータをマスクし
たものと書き込むべき１ワード長のデータを右にバイト
アドレスだけ右に論理シフトしたものとを論理和し、結
果を指定されたアドレスに書き込む、また、次のアドレ
スのデータをマスクしたものと書き込むべき１ワード長
のデータを左にバイトアドレスだけ論理シフトしたもの
とを論理和し、結果を指定されたアドレスの次のアドレ
スに書き込む。
〔発明が解決しようとする問題点）
上述した従来のレジスタファイル方式は、データをワー
ド単位にレジスタファイルに書き込むものであったので
、任意のバイトを先頭とするｌツー１分のデータをレジ
スタファイルに書き込もうとすると処理速度が遅くなる
という欠点がある。
ド単位にレジスタファイルに書き込むものであったので
、任意のバイトを先頭とするｌツー１分のデータをレジ
スタファイルに書き込もうとすると処理速度が遅くなる
という欠点がある。
本発明の目的は、任意のバイトを先頭として１ワード長
のデータを直接書込み可能とするレジスタファイル方式
を提供することにある。
のデータを直接書込み可能とするレジスタファイル方式
を提供することにある。
本発明のレジスタファイル方式は、複数バイ１−からな
るｌワードのデータを入力しバイトアドレス信号の示す
シフト数だけバイト単位にシフ］・するデータシフト手
段と、゛アドレス信号をデコードしてアドレスデコード
信号を出力するアドレスデコード手段と、前記バイトア
ドレス信号をデコードするバイトアドレス制御手段と、
このバイトアドレス制御手段によりデコードされた前記
バイトアドレス信号で前記アドレスデコード信号をシフ
トするアドレスシフト手段と、複数のレジスタからなっ
ていて前記アドレスデコード手段および前記アドレスシ
フト手段の出力をバイトごとのアドレスとして対応する
レジスタに前記データシフト手段の出力データをバイト
単位に書き込むレジスタファイルとを有する。
るｌワードのデータを入力しバイトアドレス信号の示す
シフト数だけバイト単位にシフ］・するデータシフト手
段と、゛アドレス信号をデコードしてアドレスデコード
信号を出力するアドレスデコード手段と、前記バイトア
ドレス信号をデコードするバイトアドレス制御手段と、
このバイトアドレス制御手段によりデコードされた前記
バイトアドレス信号で前記アドレスデコード信号をシフ
トするアドレスシフト手段と、複数のレジスタからなっ
ていて前記アドレスデコード手段および前記アドレスシ
フト手段の出力をバイトごとのアドレスとして対応する
レジスタに前記データシフト手段の出力データをバイト
単位に書き込むレジスタファイルとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である０本
実施例のレジスタファイル方式は、４個のレジスタファ
イル１，２．３および４と、３個のセレクタ５．６およ
び７と、アドレスデコーダ８と、バイトアドレスｍｌ
ｊＴ５回路９と、シフタＩＯとから構成されている。
実施例のレジスタファイル方式は、４個のレジスタファ
イル１，２．３および４と、３個のセレクタ５．６およ
び７と、アドレスデコーダ８と、バイトアドレスｍｌ
ｊＴ５回路９と、シフタＩＯとから構成されている。
レジスタファイル１，２．３および４は、それぞれ１バ
イト×８の構成（第３図（ａｌおよび中）参照）を有し
、全体で１ワード４バイトで８ワード構成となっている
。
イト×８の構成（第３図（ａｌおよび中）参照）を有し
、全体で１ワード４バイトで８ワード構成となっている
。
セレクタ５．６および７は、バイトアドレス制御回路９
からセレクト信号線２２．２３および２４を介して供給
される各１ビツトのセレクト信号に応じて、アドレスデ
コーダ８でデコードされアドレスデコード信号線２１を
介して入力されるアドレスデコード信号をそのまま出力
するか、右１ビツトローテイトシフトして出力するかを
選択する。セレクタ５．６および７は、セレクト入力が
４０”のときに入力データをそのまま出力し、“１”の
ときに入力データを右１ピントローテイトシフトして出
力する。セレクタ５．６および７は、全体としてアドレ
スシフト手段としての役目をする。
からセレクト信号線２２．２３および２４を介して供給
される各１ビツトのセレクト信号に応じて、アドレスデ
コーダ８でデコードされアドレスデコード信号線２１を
介して入力されるアドレスデコード信号をそのまま出力
するか、右１ビツトローテイトシフトして出力するかを
選択する。セレクタ５．６および７は、セレクト入力が
４０”のときに入力データをそのまま出力し、“１”の
ときに入力データを右１ピントローテイトシフトして出
力する。セレクタ５．６および７は、全体としてアドレ
スシフト手段としての役目をする。
アドレスデコーダ８は、３ビツト入力８ビツト出力のデ
コーダであって、３ビツトのアドレス信号＆１２０を介
しで供給されるアドレス信号を入力の値に対応するピン
トにフラグを立てるようにデコードし、８ビツトのアド
レスデコード信号としてアドレスデコード信号！２１を
介してセレクタ５．６および７ならびにレジスタファイ
ル４にそれぞれ供給する。
コーダであって、３ビツトのアドレス信号＆１２０を介
しで供給されるアドレス信号を入力の値に対応するピン
トにフラグを立てるようにデコードし、８ビツトのアド
レスデコード信号としてアドレスデコード信号！２１を
介してセレクタ５．６および７ならびにレジスタファイ
ル４にそれぞれ供給する。
バイトアドレス制御回路９は、２ビツトのバイトアドレ
ス信号線２５を介して供給されるバイトアドレス信号に
基づいてセレクタ５．６および７にアドレスデコード信
号をそのまま出力するか右１ビツトローテイトシフトし
て出力するかを指示するセレクト信号を発生する。
ス信号線２５を介して供給されるバイトアドレス信号に
基づいてセレクタ５．６および７にアドレスデコード信
号をそのまま出力するか右１ビツトローテイトシフトし
て出力するかを指示するセレクト信号を発生する。
シフタ１０は、入力信号線３０を介して供給される３２
ビツトの入力データを信号線２５を介して供給される２
ピツトのバイトアドレス信号に応じてバイト単位にシフ
トするものである。このシックｌＯの各バイト出力は、
各８ビツトのバイトデータ信号線２６．２７．２８およ
び２９を介してレジスタファイル１，２．３および４に
それぞれ接続されている。
ビツトの入力データを信号線２５を介して供給される２
ピツトのバイトアドレス信号に応じてバイト単位にシフ
トするものである。このシックｌＯの各バイト出力は、
各８ビツトのバイトデータ信号線２６．２７．２８およ
び２９を介してレジスタファイル１，２．３および４に
それぞれ接続されている。
次に、このように構成された本実施例のレジスタファイ
ル方式の動作について説明する。
ル方式の動作について説明する。
外部よりアドレス信号線２０を介して入力されたアドレ
ス信号はアドレスデコーダ８によりデコードされ、アド
レスデコード信号としてセレクタ５゜６および７ならび
にレジスタファイル４にそれぞれ入力される。
ス信号はアドレスデコーダ８によりデコードされ、アド
レスデコード信号としてセレクタ５゜６および７ならび
にレジスタファイル４にそれぞれ入力される。
ここで、アドレス信号が“０１０″で、先頭のバイトを
示すバイトアドレス信号が１０１″の場合について考え
ると、アドレス信号が０１０″なので、アドレスデコー
ダ８でデコードされたアドレスデコード信号は“００１
０００００ ”″になる。また、バイトアドレス信号は
“０１”なので、第２図に示す表よりセレクタ５のセレ
クト入力は“１″となり、セレクタ６および７のセレク
ト人力は０′になる。
示すバイトアドレス信号が１０１″の場合について考え
ると、アドレス信号が０１０″なので、アドレスデコー
ダ８でデコードされたアドレスデコード信号は“００１
０００００ ”″になる。また、バイトアドレス信号は
“０１”なので、第２図に示す表よりセレクタ５のセレ
クト入力は“１″となり、セレクタ６および７のセレク
ト人力は０′になる。
よって、セレクタ５はセレクト入力が１１″なので、入
力であるアドレスデコード信号“ｏｏｉｏｏｏｏｏ”は
右１ビツトローテイトシフトされて“０００１００００
”がレジスタファイル１に入力される。一方、セレクタ
６および７のセレクト入力はａＯ”なので、レジスタフ
ァイル２．３および４には、アドレスデコード信号’
００１０００００”がそのまま入力される。
力であるアドレスデコード信号“ｏｏｉｏｏｏｏｏ”は
右１ビツトローテイトシフトされて“０００１００００
”がレジスタファイル１に入力される。一方、セレクタ
６および７のセレクト入力はａＯ”なので、レジスタフ
ァイル２．３および４には、アドレスデコード信号’
００１０００００”がそのまま入力される。
よって、第３図（ａ）に示すように、” ０００１００
００”と“ｏｏｔｏｏｏｏｏ″との１１に対応するレジ
スタ（第３図（ａ）の斜線部参照）がライトイネーブル
される。
００”と“ｏｏｔｏｏｏｏｏ″との１１に対応するレジ
スタ（第３図（ａ）の斜線部参照）がライトイネーブル
される。
一方、入力信号線３０を介して入力された３２ビツトの
入力データ、例えば″ＡＢＣＤ″はシフタ１゜に入力さ
れるが、いま、信号線２５を介して入力されるバイトア
ドレス信号が＠０１”なので１バイト分だけシフトされ
、第２図に示すようにシフタ１゜の出力はレジスタファ
イル２に入力データ“ＡＢＣＤ”の先頭バイト“Ａ″が
きて、続いてレジスタファイル３，４．１の順に１Ｂ″
、“Ｃ″。
入力データ、例えば″ＡＢＣＤ″はシフタ１゜に入力さ
れるが、いま、信号線２５を介して入力されるバイトア
ドレス信号が＠０１”なので１バイト分だけシフトされ
、第２図に示すようにシフタ１゜の出力はレジスタファ
イル２に入力データ“ＡＢＣＤ”の先頭バイト“Ａ″が
きて、続いてレジスタファイル３，４．１の順に１Ｂ″
、“Ｃ″。
１Ｄ６となり、第３図＋ａｌに示すようなバイトアドレ
スおよび順番にデータが入力される。
スおよび順番にデータが入力される。
次に、アドレス信号が１１１１”、バイトアドレス信号
が１１″である場合について考えると、アドレス信号が
１１１”なので、アドレスデコード信号は“ｏｏｏｏｏ
ｏｏビになる。また、バイトアドレス信号は１１１なの
で、第２図の表よりセレクタ５．６および７のセレクト
入力はすべて１″となる。よって、セレクタ５，６およ
び７に入力されたアドレスデコード信号” ０００００
００１”は右１ビツトローテイトシフトされ、＠１００
０００００”がレジスタファイル１，２および３に入力
される。レジスタファイル４には、アドレスデコード信
号“ｏ。
が１１″である場合について考えると、アドレス信号が
１１１”なので、アドレスデコード信号は“ｏｏｏｏｏ
ｏｏビになる。また、バイトアドレス信号は１１１なの
で、第２図の表よりセレクタ５．６および７のセレクト
入力はすべて１″となる。よって、セレクタ５，６およ
び７に入力されたアドレスデコード信号” ０００００
００１”は右１ビツトローテイトシフトされ、＠１００
０００００”がレジスタファイル１，２および３に入力
される。レジスタファイル４には、アドレスデコード信
号“ｏ。
ｏｏｏｏｏｉ″がそのまま入力される。よって、第３図
山）に示すように、” １０００００００ ’と” ０
００００００１″との“１”に対応するレジスタ（第３
図（ｂｌの斜線部参照）がライトイネーブルされる。
山）に示すように、” １０００００００ ’と” ０
００００００１″との“１”に対応するレジスタ（第３
図（ｂｌの斜線部参照）がライトイネーブルされる。
一方、入力信号線３０を介してシフタ１ｏに人力された
１ワード４バイトのデータ“ＡＢＣＤ ”は、いま、バ
イトアドレス信号が“１１゛なので３バイト分シフトさ
れ、第２図に示すようにシフタ１ｏの出力はレジスタフ
ァイル４に入力データ″″ＡＢＣＤ”の先頭バイト“Ａ
”がきて、続いてレジスタファイル１，２．３の順に“
Ｂ”、“ｃｏ、“Ｄ”となり、第３図ｆｂ）に示すよう
なバイトアドレスおよび順番にデータが入力される。
１ワード４バイトのデータ“ＡＢＣＤ ”は、いま、バ
イトアドレス信号が“１１゛なので３バイト分シフトさ
れ、第２図に示すようにシフタ１ｏの出力はレジスタフ
ァイル４に入力データ″″ＡＢＣＤ”の先頭バイト“Ａ
”がきて、続いてレジスタファイル１，２．３の順に“
Ｂ”、“ｃｏ、“Ｄ”となり、第３図ｆｂ）に示すよう
なバイトアドレスおよび順番にデータが入力される。
なお、上記実施例では、レジスタファイル１゜２．３お
よび４を全体として３２ビツト×８ワード構成であると
したが、一般のレジスタファイルのビット×ワード構成
に拡張可能であり、セレクタ５．６．７およびシフタ１
０も一般のシフト手段に拡張可能である。
よび４を全体として３２ビツト×８ワード構成であると
したが、一般のレジスタファイルのビット×ワード構成
に拡張可能であり、セレクタ５．６．７およびシフタ１
０も一般のシフト手段に拡張可能である。
また、上記実施例では、アドレス信号が“ＯＯＯ”のと
きにはデコードすると” １０００００００”となるが
、アドレスデコード信号が“０００００００１”になる
ようにした場合にはアドレスデコード信号をシフト手段
により左１ビツトローテイトシフトするようにすればよ
い。
きにはデコードすると” １０００００００”となるが
、アドレスデコード信号が“０００００００１”になる
ようにした場合にはアドレスデコード信号をシフト手段
により左１ビツトローテイトシフトするようにすればよ
い。
以上説明したように本発明は、任意のバイトを先頭とし
て１ワード長のデータを直接書込み可能とすることによ
り、処理速度を高速化できる効果がある。
て１ワード長のデータを直接書込み可能とすることによ
り、処理速度を高速化できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
バイトアドレス信号に対するセレクタおよびシックの機
能を示す表、 第３図（ａｌおよび山）はレジスタファイルの内容を具
体的な場合についてそれぞれ説明する図である。 図において、 １．２，３．４・・・レジスタファイル、５．６．７・
・・・・セレクタ、 ８・・・・・アドレスデコーダ、 ９・・・・・バイトアドレス制御回路、１０・・・・・
シフタ、 ２０・・・・・アドレス信号線、 ２１・・・・・アドレスデコード信号線、２２、２３．
２４・・・・・セレクト信号線、２５・・・・・バイト
アドレス信号線、２６、２７．２８．２９・・・バイト
データ信号線、３０・・・・・入力信号線である。 第１図 第２図 第３図（ａ） 第３図（ｂ）
バイトアドレス信号に対するセレクタおよびシックの機
能を示す表、 第３図（ａｌおよび山）はレジスタファイルの内容を具
体的な場合についてそれぞれ説明する図である。 図において、 １．２，３．４・・・レジスタファイル、５．６．７・
・・・・セレクタ、 ８・・・・・アドレスデコーダ、 ９・・・・・バイトアドレス制御回路、１０・・・・・
シフタ、 ２０・・・・・アドレス信号線、 ２１・・・・・アドレスデコード信号線、２２、２３．
２４・・・・・セレクト信号線、２５・・・・・バイト
アドレス信号線、２６、２７．２８．２９・・・バイト
データ信号線、３０・・・・・入力信号線である。 第１図 第２図 第３図（ａ） 第３図（ｂ）
Claims (1)
- 【特許請求の範囲】 複数バイトからなる１ワードのデータを入力しバイトア
ドレス信号の示すシフト数だけバイト単位にシフトする
データシフト手段と、 アドレス信号をデコードしてアドレスデコード信号を出
力するアドレスデコード手段と、 前記バイトアドレス信号をデコードするバイトアドレス
制御手段と、 このバイトアドレス制御手段によりデコードされたバイ
トセレクト信号で前記アドレスデコード信号をシフトす
るアドレスシフト手段と、 複数のレジスタからなっていて前記アドレスデコード手
段および前記アドレスシフト手段の出力をバイトごとの
アドレスとして対応するレジスタに前記データシフト手
段の出力データをバイト単位に書き込むレジスタファイ
ルと、 を有することを特徴とするレジスタファイル方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226576A JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226576A JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285326A true JPS6285326A (ja) | 1987-04-18 |
| JPH0778722B2 JPH0778722B2 (ja) | 1995-08-23 |
Family
ID=16847330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226576A Expired - Lifetime JPH0778722B2 (ja) | 1985-10-09 | 1985-10-09 | レジスタファイル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778722B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474654A (en) * | 1987-09-16 | 1989-03-20 | Nec Corp | Data transfer controller |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556667A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Data transfer system with buffer register |
| JPS59113582A (ja) * | 1982-12-21 | 1984-06-30 | Fuji Xerox Co Ltd | 記憶装置 |
-
1985
- 1985-10-09 JP JP60226576A patent/JPH0778722B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556667A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Data transfer system with buffer register |
| JPS59113582A (ja) * | 1982-12-21 | 1984-06-30 | Fuji Xerox Co Ltd | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474654A (en) * | 1987-09-16 | 1989-03-20 | Nec Corp | Data transfer controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778722B2 (ja) | 1995-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |