JPH0128966B2 - - Google Patents
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- JPH0128966B2 JPH0128966B2 JP57170789A JP17078982A JPH0128966B2 JP H0128966 B2 JPH0128966 B2 JP H0128966B2 JP 57170789 A JP57170789 A JP 57170789A JP 17078982 A JP17078982 A JP 17078982A JP H0128966 B2 JPH0128966 B2 JP H0128966B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
本発明は、命令前準備プロセツサと、命令実行
プロセツサと、バツフアメモリおよび作業メモリ
から成る共通のメモリシステムとを有しパイプラ
イン原理で作動するデータ処理装置内でメモリオ
ペランドを処理するためのバイト標識ビツトを形
成するための回路装置であつて、マイクロプログ
ラムにより制御されるプロセツサがそれぞれ倍語
幅の演算装置を有し、またプロセツサとバツフア
メモリとの間またはバツフアメモリと作業メモリ
との間のデータ交換がそれぞれ倍語幅のデータ路
を経て行なわれ、さらにマーキング・ネツトワー
クを用いて読出しまたは書込みマイクロ命令に含
まれている制御情報に関係してそのつどのメモリ
オペランドの個々のバイトがマーキング可能であ
るメモリオペランド処理のためのバイト標識ビツ
ト形成用回路装置に関する。 上位能力階級のデータ処理装置はしばしばいわ
ゆるパイプライン原理（Flie Bbandtechnik）で
作動し、その際命令処理は２つのプロセツサによ
り複数の並行して作動するステツプで行なわれ
る。この課題配分は、命令前準備プロセツサ（プ
リプロセツサ）が本来の命令実行に先行しかつそ
れと並行して命令読取り、命令翻訳、オペランド
アドレス計算およびメモリオペランド読出しを行
ない、他方命令実行プロセツサが本来の命令実行
とレジスタ群またはバツフアメモリまたは主メモ
リへの結果の書込みとを引き受けるように行なわ
れている。このようにして多くの命令が時間的に
オーバーラツプして処理され得る。それにより命
令処理スループツトの向上を達成するための前提
条件は、メモリオペランドの適当な前準備、たと
えば倍語限界における左寄せまたは右寄せのアラ
インメントならびに読出しおよび書込みオペラン
ドのバイト形式のマーキング、が行なわれること
である。このようなマーキングはたとえば読出し
の際に、関連バイトのみがたとえば倍語幅のイン
ターフエイスに伝達され、非関連バイトは零にセ
ツトされるので、倍語内のオペランドの位置に無
関係にいずれの場合にも統一的な倍語処理が保証
されているという利点を有する。書込みアクセス
の際にもマーキングは、倍語幅のインターフエイ
スを介して伝達されかつ倍語限界において開始お
よび（または）終了をしないオペランドがマーキ
ングによりバイト連続にメモリに書込まれ得る点
で有利である。 本発明の目的は、冒頭に記載した種類の回路装
置を、できるだけ僅かな費用で、しかも読出し及
び書込みアクセスのために対応するバイト標識ビ
ツトを発生させ得るように汎用的に構成すること
である。 この目的は本発明によれば、特許請求の範囲第
１項に記載の回路装置により達成される。 本発明の有利な実施態様は特許請求の範囲第２
項以下にあげられている。以下、本発明の実施例
を図面により詳細に説明する。 第１図に示されている制御回路はデータ処理装
置の中央処理装置の構成部分であり、これをバツ
フアメモリまたは作業メモリへの読出しおよび書
込みアクセスの際に支援する。パイプライン原理
でオーバラツプして命令処理を行なうデータ処理
装置では中央処理装置は２つのオートノマスなプ
ロセツサにわけられており、命令前準備プロセツ
サは本来の命令実行に先行しかつ並行して命令読
取り、命令翻訳、オペランドアドレス計算および
制御オペランドの読取りを引き受け、他方本来の
命令実行プロセツサは前準備された命令を実行し
かつ結果をレジスタ群にまたは主メモリまたはバ
ツフアメモリに記憶する。プロセツサとバツフア
メモリとの間またはバツフアメモリと作業メモリ
との間のデータ交換はそれぞれ倍語幅のデータ路
を経て行なわれる。両プロセツサはそれぞれ固有
のマイクロプログラムにより別々に制御可能であ
る。命令実行プロセツサまたは命令前準備プロセ
ツサの読出しアクセスの際、第１図に示されてい
る制御回路がアクテイブ化され、その際に制御パ
ラメータとしてそのつどのオペランドのアライン
メントおよびその長さが用いられる。命令実行プ
ロセツサでは長さが命令形式に応じて２種類の仕
方で求められる。メモリ−メモリ命令（略して
SS命令と呼ぶ）の場合、長さは長さ領域レジス
タ内に一時記憶された長さ領域から取り出され、
その際にビツト０〜７を有する長さ領域Ｌもしく
はベツト０〜３および４〜７を有する部分長さ領
域Ｌ１，Ｌ２が考慮される。長さ領域の４または
８ビツトにより８バイトを越える長さの命令が構
成され得るが１つの８バイト幅インターフエイス
しか存在していないので、これらの長さ領域Ｌ，
Ｌ１，Ｌ２は先ず１つの３ビツト・コードに変換
される。この変換は長さ領域ロジツクLFLが下
位３ビツトを、それよりも上位のビツトがすべて
“０”であれば、そのまま通し、他方それよりも
上位のビツトが１つでも“１”であれば、下位３
ビツトのすべてを“１”にして通すことにより行
なわれる。そのつどの命令形式に応じて、コード
化された長さ値L′，Ｌ１′，Ｌ２′の１つが、マイ
クロ命令に含まれている２ビツトのマイクロコー
ドMBCE１により相当に制御されるマルチプレ
クサMUX−Ｅ１を通過する。他の命令形式では
長さステートメントは長さ領域を介してではなく
直接にマイクロ命令内の機能コード領域、たとえ
ば読出しバイト語または倍語を介して行なわれ、
その際それぞれ長さ１バイト、４バイトまたは８
バイトが発せられる。この長さも３ビツト−コー
ド（バイト−１）にコード変換され、その際、長
さ１バイトに対しては組合わせＢ＝000、語に対
しては組合わせＷ＝011、また倍語に対しては組
合わせDW＝111があてはめられる。第２のマル
チプレクサMUX−Ｅ２を第１のマルチプレクサ
MUX−Ｅ１の出力信号もしくは３つの３ビツト
群Ｂ，ＷまたはDWの１つが長さ値OPL−EXU
として通過する。第２マルチプレクサMUX−Ｅ
２の制御は同じくマイクロ命令に含まれている２
ビツトのマイクロコードMBC−Ｅ２により行な
われる。 命令前準備プロセツサの読出し命令の際にはオ
ペランド長さは同じく３ビツト領域から取り出さ
れる。すなわち、オペランド長さは、命令実行プ
ロセツサの場合と同様にコード化された長さL′，
Ｌ１′，Ｌ２′として、もしくは直接長さがバイト
−１で３ビツト・コードとして含まれている直接
長さ領域から取り出される。そのつどのオペラン
ド長さは、それぞれマイクロ命令に含まれている
２ビツトのマイクロコードMBCPを介してまた
は制御ビツトSTBを介して制御されるマルチプ
レクサMUX−Ｐ１，MUX−Ｐ２を通過する。
第２マルチプレクサMUX−Ｐ２の出力端には、
そのつどの命令形式に応じた長さ値OPL−PLU
が現われる。 そのつど命令前準備プロセツサまたは命令実行
プロセツサの読出し命令から導出されたこの長さ
値OPL−PLUまたはOPL−EXUは、命令実行プ
ロセツサEXUのアクセス信号EMAにより制御さ
れるマルチプレクサMUX−EP１を経て第１シフ
トネツトワークSN１の制御入力端に通される。
すべての桁に“１”をセツトされている８桁の値
がシフトネツトワークSN１の入力端に与えられ、
そこで制御入力端に現れる長さ値に相応してより
高い値のビツトポジシヨンの方向にシフトされ、
その際に空白になるビツトポジシヨンには後から
“０”がシフトされる。その際、シフト振幅は反
転された長さ値に相当するので、たとえば長さ値
OPL−EXU＝111（８バイトに相当）では反転の
後シフト振幅は０となり、その結果シフトネツト
ワークSN１の８つの出力端のすべてに“１”が
現われる。それに対して長さ値が011であれば、
反転によりシフト振幅は４ビツトとなるので、シ
フトネツトワークSN１の出力端にはビツト組合
わせ11110000が現われる。第１シフトネツトワー
クSN１の出力は、読出しアクセスの際にシフト
振幅を０にセツトされる第２シフトネツトワーク
SN２を経て真直ぐに通される。これらの出力は
２群の入力端を有するマルチプレクサMUX−
Ｌ／Ｒの第１群入力端に同順序でまたその第２群
入力端に逆順序で与えられ、同順序の入力を通す
か逆順序の入力を通すかは命令形式に関係するア
ラインメント制御信号ARI−EXUまたはARI−
PLUにより相応に制御される。10進SS命令の際
にはアラインメントが右寄せで行なわれるのでバ
イト標識ビツト或いは、バイトマーカーBMO…
７は逆順序で出力され、それ以外のすべての命令
の際にはアラインメントが左寄せで行なわれるの
で、バイトマーカーは同順序で出力される。こう
して読出しバイトマーカーはオペランド長さおよ
びオペランド・アラインメントに関係して下表の
ように形成される。
プロセツサと、バツフアメモリおよび作業メモリ
から成る共通のメモリシステムとを有しパイプラ
イン原理で作動するデータ処理装置内でメモリオ
ペランドを処理するためのバイト標識ビツトを形
成するための回路装置であつて、マイクロプログ
ラムにより制御されるプロセツサがそれぞれ倍語
幅の演算装置を有し、またプロセツサとバツフア
メモリとの間またはバツフアメモリと作業メモリ
との間のデータ交換がそれぞれ倍語幅のデータ路
を経て行なわれ、さらにマーキング・ネツトワー
クを用いて読出しまたは書込みマイクロ命令に含
まれている制御情報に関係してそのつどのメモリ
オペランドの個々のバイトがマーキング可能であ
るメモリオペランド処理のためのバイト標識ビツ
ト形成用回路装置に関する。 上位能力階級のデータ処理装置はしばしばいわ
ゆるパイプライン原理（Flie Bbandtechnik）で
作動し、その際命令処理は２つのプロセツサによ
り複数の並行して作動するステツプで行なわれ
る。この課題配分は、命令前準備プロセツサ（プ
リプロセツサ）が本来の命令実行に先行しかつそ
れと並行して命令読取り、命令翻訳、オペランド
アドレス計算およびメモリオペランド読出しを行
ない、他方命令実行プロセツサが本来の命令実行
とレジスタ群またはバツフアメモリまたは主メモ
リへの結果の書込みとを引き受けるように行なわ
れている。このようにして多くの命令が時間的に
オーバーラツプして処理され得る。それにより命
令処理スループツトの向上を達成するための前提
条件は、メモリオペランドの適当な前準備、たと
えば倍語限界における左寄せまたは右寄せのアラ
インメントならびに読出しおよび書込みオペラン
ドのバイト形式のマーキング、が行なわれること
である。このようなマーキングはたとえば読出し
の際に、関連バイトのみがたとえば倍語幅のイン
ターフエイスに伝達され、非関連バイトは零にセ
ツトされるので、倍語内のオペランドの位置に無
関係にいずれの場合にも統一的な倍語処理が保証
されているという利点を有する。書込みアクセス
の際にもマーキングは、倍語幅のインターフエイ
スを介して伝達されかつ倍語限界において開始お
よび（または）終了をしないオペランドがマーキ
ングによりバイト連続にメモリに書込まれ得る点
で有利である。 本発明の目的は、冒頭に記載した種類の回路装
置を、できるだけ僅かな費用で、しかも読出し及
び書込みアクセスのために対応するバイト標識ビ
ツトを発生させ得るように汎用的に構成すること
である。 この目的は本発明によれば、特許請求の範囲第
１項に記載の回路装置により達成される。 本発明の有利な実施態様は特許請求の範囲第２
項以下にあげられている。以下、本発明の実施例
を図面により詳細に説明する。 第１図に示されている制御回路はデータ処理装
置の中央処理装置の構成部分であり、これをバツ
フアメモリまたは作業メモリへの読出しおよび書
込みアクセスの際に支援する。パイプライン原理
でオーバラツプして命令処理を行なうデータ処理
装置では中央処理装置は２つのオートノマスなプ
ロセツサにわけられており、命令前準備プロセツ
サは本来の命令実行に先行しかつ並行して命令読
取り、命令翻訳、オペランドアドレス計算および
制御オペランドの読取りを引き受け、他方本来の
命令実行プロセツサは前準備された命令を実行し
かつ結果をレジスタ群にまたは主メモリまたはバ
ツフアメモリに記憶する。プロセツサとバツフア
メモリとの間またはバツフアメモリと作業メモリ
との間のデータ交換はそれぞれ倍語幅のデータ路
を経て行なわれる。両プロセツサはそれぞれ固有
のマイクロプログラムにより別々に制御可能であ
る。命令実行プロセツサまたは命令前準備プロセ
ツサの読出しアクセスの際、第１図に示されてい
る制御回路がアクテイブ化され、その際に制御パ
ラメータとしてそのつどのオペランドのアライン
メントおよびその長さが用いられる。命令実行プ
ロセツサでは長さが命令形式に応じて２種類の仕
方で求められる。メモリ−メモリ命令（略して
SS命令と呼ぶ）の場合、長さは長さ領域レジス
タ内に一時記憶された長さ領域から取り出され、
その際にビツト０〜７を有する長さ領域Ｌもしく
はベツト０〜３および４〜７を有する部分長さ領
域Ｌ１，Ｌ２が考慮される。長さ領域の４または
８ビツトにより８バイトを越える長さの命令が構
成され得るが１つの８バイト幅インターフエイス
しか存在していないので、これらの長さ領域Ｌ，
Ｌ１，Ｌ２は先ず１つの３ビツト・コードに変換
される。この変換は長さ領域ロジツクLFLが下
位３ビツトを、それよりも上位のビツトがすべて
“０”であれば、そのまま通し、他方それよりも
上位のビツトが１つでも“１”であれば、下位３
ビツトのすべてを“１”にして通すことにより行
なわれる。そのつどの命令形式に応じて、コード
化された長さ値L′，Ｌ１′，Ｌ２′の１つが、マイ
クロ命令に含まれている２ビツトのマイクロコー
ドMBCE１により相当に制御されるマルチプレ
クサMUX−Ｅ１を通過する。他の命令形式では
長さステートメントは長さ領域を介してではなく
直接にマイクロ命令内の機能コード領域、たとえ
ば読出しバイト語または倍語を介して行なわれ、
その際それぞれ長さ１バイト、４バイトまたは８
バイトが発せられる。この長さも３ビツト−コー
ド（バイト−１）にコード変換され、その際、長
さ１バイトに対しては組合わせＢ＝000、語に対
しては組合わせＷ＝011、また倍語に対しては組
合わせDW＝111があてはめられる。第２のマル
チプレクサMUX−Ｅ２を第１のマルチプレクサ
MUX−Ｅ１の出力信号もしくは３つの３ビツト
群Ｂ，ＷまたはDWの１つが長さ値OPL−EXU
として通過する。第２マルチプレクサMUX−Ｅ
２の制御は同じくマイクロ命令に含まれている２
ビツトのマイクロコードMBC−Ｅ２により行な
われる。 命令前準備プロセツサの読出し命令の際にはオ
ペランド長さは同じく３ビツト領域から取り出さ
れる。すなわち、オペランド長さは、命令実行プ
ロセツサの場合と同様にコード化された長さL′，
Ｌ１′，Ｌ２′として、もしくは直接長さがバイト
−１で３ビツト・コードとして含まれている直接
長さ領域から取り出される。そのつどのオペラン
ド長さは、それぞれマイクロ命令に含まれている
２ビツトのマイクロコードMBCPを介してまた
は制御ビツトSTBを介して制御されるマルチプ
レクサMUX−Ｐ１，MUX−Ｐ２を通過する。
第２マルチプレクサMUX−Ｐ２の出力端には、
そのつどの命令形式に応じた長さ値OPL−PLU
が現われる。 そのつど命令前準備プロセツサまたは命令実行
プロセツサの読出し命令から導出されたこの長さ
値OPL−PLUまたはOPL−EXUは、命令実行プ
ロセツサEXUのアクセス信号EMAにより制御さ
れるマルチプレクサMUX−EP１を経て第１シフ
トネツトワークSN１の制御入力端に通される。
すべての桁に“１”をセツトされている８桁の値
がシフトネツトワークSN１の入力端に与えられ、
そこで制御入力端に現れる長さ値に相応してより
高い値のビツトポジシヨンの方向にシフトされ、
その際に空白になるビツトポジシヨンには後から
“０”がシフトされる。その際、シフト振幅は反
転された長さ値に相当するので、たとえば長さ値
OPL−EXU＝111（８バイトに相当）では反転の
後シフト振幅は０となり、その結果シフトネツト
ワークSN１の８つの出力端のすべてに“１”が
現われる。それに対して長さ値が011であれば、
反転によりシフト振幅は４ビツトとなるので、シ
フトネツトワークSN１の出力端にはビツト組合
わせ11110000が現われる。第１シフトネツトワー
クSN１の出力は、読出しアクセスの際にシフト
振幅を０にセツトされる第２シフトネツトワーク
SN２を経て真直ぐに通される。これらの出力は
２群の入力端を有するマルチプレクサMUX−
Ｌ／Ｒの第１群入力端に同順序でまたその第２群
入力端に逆順序で与えられ、同順序の入力を通す
か逆順序の入力を通すかは命令形式に関係するア
ラインメント制御信号ARI−EXUまたはARI−
PLUにより相応に制御される。10進SS命令の際
にはアラインメントが右寄せで行なわれるのでバ
イト標識ビツト或いは、バイトマーカーBMO…
７は逆順序で出力され、それ以外のすべての命令
の際にはアラインメントが左寄せで行なわれるの
で、バイトマーカーは同順序で出力される。こう
して読出しバイトマーカーはオペランド長さおよ
びオペランド・アラインメントに関係して下表の
ように形成される。
【表】
【表】
オペランドが倍語限界に立つておらずかつオペ
ランド長さが単一のアクセスにより求められ得な
い場合、たとえば16バイト幅のバツフアメモリ行
においてオペランドアドレスがバイト14を指示
し、オペランド領域が上昇アドレスに位置しかつ
オペランド長さが２バイトよりも大きい場合に
は、自動的に第２回の読出しアクセスが開始され
かつオペランドが最大可能な長さに倍語により補
われる。このメモリアクセスの間、中央処理装置
は停止される。既に読まれたバイトと新たに到来
するバイトとの組立はバツフアメモリ出力レジス
タ内で行なわれる。いずれの場合にも読出しバイ
トマーカーは、メモリ内のオペランドの位置と無
関係に、専ら長さに合わされる。 命令読取り自体の際にはシフトネツトワーク
SN１もシフトネツトワークSN２も制御信号
BFLを介してリングシフトにセツトされる。そ
の際には、いずれの場合にもすべての８バイトが
伝達されることになるので、オペランド長さは全
く役割を演じない。すべての入力が“１”にセツ
トされているので、リングシフトの際にはオペラ
ンド長さに無関係に出力端には同様に“１”のみ
が現われる。 第１図による回路は若干拡張された形態で書込
みバイトマーカーの発生にも用いられる。バツフ
アメモリまたは作業メモリにオペランドを書込む
際、プロセツサとメモリとの間のインターフエイ
スが８バイト幅の場合には８つのバイトマーカー
を介してメモリに、倍語内のどのバイトが変更さ
れるべきかが知らされる。書込みバイトマーカー
の発生の際のパラメータは オペランドのバイトアドレス オペランドの長さ オペランドのアラインメント 最初の書込みの制御量 である。 命令実行プロセツサ内ではアラインメントおよ
びオペランド長さがマイクロ命令“倍語SSを読
め”の場合と同様に評価される。命令前準備プロ
セツサ内では読出しの場合にアラインメントおよ
びオペランド長さ（直接の長さ指示のみ）がマイ
クロ命令語から取り出される。読出しの場合と異
なり、書込みの場合には、そのつどのバイトアド
レスADR−EXUまたはADR−PLUによりまた
そのつどのアラインメント制御信号ARI−EXU
またはARI−PLUにより制御される第２シフト
ネツトワークSN２がアラインメントに用いられ
る。そのつどの処理の仕方を規定するアドレスま
たはアラインメント制御信号の接続はマルチプレ
クサMUX−EP２またはMUX−EP３を介して行
われ、マルチプレクサの出力信号は排他的論理和
回路EX−ORを介して互いに論理結合されてい
る。この論理結合信号に相応して、シフトネツト
ワークSN１の出力信号は第２のシフトネツトワ
ークSN２によつてシフトされるので、出力信号
は各書込み開始アドレスに関係して、上昇アドレ
スを有するロジツクSS命令のオペランドにおい
てはシフトネツトワークのより低い値の出力端に
シフトされ、一方出力信号は10進SS命令に対す
るオペランドにおいては排他的論理和回路EX−
ORを介してアドレスの補数形成によつてより高
い値の出力端にシフトされる。バイトアドレスは
両者の場合、すなわちロジツク命令のオペランド
においても10進命令のオペランドにおいても、バ
イトマーカー領域の開始を示す（次表の対角線参
照）。 こうしてマルチプレクサMUX−Ｌ／Ｒの出力
端にはパラメータすなわちバイトアドレス、オペ
ランド長さおよびオペランドアラインメントの関
係して下表に示す書込みバイトマーカーが生ず
る。
ランド長さが単一のアクセスにより求められ得な
い場合、たとえば16バイト幅のバツフアメモリ行
においてオペランドアドレスがバイト14を指示
し、オペランド領域が上昇アドレスに位置しかつ
オペランド長さが２バイトよりも大きい場合に
は、自動的に第２回の読出しアクセスが開始され
かつオペランドが最大可能な長さに倍語により補
われる。このメモリアクセスの間、中央処理装置
は停止される。既に読まれたバイトと新たに到来
するバイトとの組立はバツフアメモリ出力レジス
タ内で行なわれる。いずれの場合にも読出しバイ
トマーカーは、メモリ内のオペランドの位置と無
関係に、専ら長さに合わされる。 命令読取り自体の際にはシフトネツトワーク
SN１もシフトネツトワークSN２も制御信号
BFLを介してリングシフトにセツトされる。そ
の際には、いずれの場合にもすべての８バイトが
伝達されることになるので、オペランド長さは全
く役割を演じない。すべての入力が“１”にセツ
トされているので、リングシフトの際にはオペラ
ンド長さに無関係に出力端には同様に“１”のみ
が現われる。 第１図による回路は若干拡張された形態で書込
みバイトマーカーの発生にも用いられる。バツフ
アメモリまたは作業メモリにオペランドを書込む
際、プロセツサとメモリとの間のインターフエイ
スが８バイト幅の場合には８つのバイトマーカー
を介してメモリに、倍語内のどのバイトが変更さ
れるべきかが知らされる。書込みバイトマーカー
の発生の際のパラメータは オペランドのバイトアドレス オペランドの長さ オペランドのアラインメント 最初の書込みの制御量 である。 命令実行プロセツサ内ではアラインメントおよ
びオペランド長さがマイクロ命令“倍語SSを読
め”の場合と同様に評価される。命令前準備プロ
セツサ内では読出しの場合にアラインメントおよ
びオペランド長さ（直接の長さ指示のみ）がマイ
クロ命令語から取り出される。読出しの場合と異
なり、書込みの場合には、そのつどのバイトアド
レスADR−EXUまたはADR−PLUによりまた
そのつどのアラインメント制御信号ARI−EXU
またはARI−PLUにより制御される第２シフト
ネツトワークSN２がアラインメントに用いられ
る。そのつどの処理の仕方を規定するアドレスま
たはアラインメント制御信号の接続はマルチプレ
クサMUX−EP２またはMUX−EP３を介して行
われ、マルチプレクサの出力信号は排他的論理和
回路EX−ORを介して互いに論理結合されてい
る。この論理結合信号に相応して、シフトネツト
ワークSN１の出力信号は第２のシフトネツトワ
ークSN２によつてシフトされるので、出力信号
は各書込み開始アドレスに関係して、上昇アドレ
スを有するロジツクSS命令のオペランドにおい
てはシフトネツトワークのより低い値の出力端に
シフトされ、一方出力信号は10進SS命令に対す
るオペランドにおいては排他的論理和回路EX−
ORを介してアドレスの補数形成によつてより高
い値の出力端にシフトされる。バイトアドレスは
両者の場合、すなわちロジツク命令のオペランド
においても10進命令のオペランドにおいても、バ
イトマーカー領域の開始を示す（次表の対角線参
照）。 こうしてマルチプレクサMUX−Ｌ／Ｒの出力
端にはパラメータすなわちバイトアドレス、オペ
ランド長さおよびオペランドアラインメントの関
係して下表に示す書込みバイトマーカーが生ず
る。
【表】
【表】
これまでに説明した作動の仕方は最初の書込み
に対してのみあてはまる。最初の書込みの際のみ
バイトアドレスが考慮されなければならず、この
初期アドレスから出発してそのつどすべての後続
バイトが倍語限界まで書込まれる。オペランドが
単一の書込み過程によりメモリに書込まれ得ない
場合には、続いてバイト０における書込み過程
（ロジツクオペランドの場合）またはバイト７に
おける書込み過程（10進オペランドの場合）が開
始する。この経過を制御するため、命令実行プロ
セツサ内に、最初の書込みの前にセツトされかつ
第２回の書込みの前にリセツトされるマーカー・
フリツプフロツプが設けられている。この場合、
シフトネツトワークSN２は自動的にシフト振幅
０にセツトされなければならない。そのために排
他的論理和回路EX−ORとシフトネツトワーク
SN２の制御入力端との間の信号路にアンド回路
UGが設けられており、その第２の入力端はオア
回路OGを介して、最初の書込み以外の書込みの
命令1.の際または読出し命令LBの際に信号路
が遮断されるように制御され得る。 SS命令のマイクロプログラミングの際には、
さらに、なお書込むべきバイトの部分が求められ
ることが必要である。この部分の大きさは差引回
路SUBT内で、第２図に概要を示されているよ
うに、オペランド長さOPLから書込みアクセス
の際に書込み可能バイト数SBBを差引くことに
より求められる。オペランド長さは機械命令の開
始の際に長さレジスタLG−REGに記憶される。
書込みアクセスの際に書込み可能バイト数SBB
は、書込みの際にセツトされかつ論理ネツトワー
クVKN内でパラメータすなわちオペランドアラ
インメント、最初の書込みの制御量および書込み
バイトアドレスから得られるバイトマーカーの和
と同一である。各書込み過程の際、そのつど残さ
れているオペランド残存長さが長さレジスタLG
−REG内で実現される。 パラメータとしてオペランド長さOPLおよび
書込み可能バイト数SBBはメモリアクセスの前
に既に知られている。従つて、残存書込み長さに
関する検査は書込みアクセスの実行の前に既に行
なうことができる。検査“残存書込み長さ負
RSLN”は次のことを示す。この検査が満足され
ていれば、オペランドは次回の書込み過程で完全
にメモリに書込まれる。他方、この検査が満足さ
れていなければ、オペランドは次回の書込み過程
でまだ完全にはメモリに書込まれない。この検査
を行なうことにより、プログラムをループで進行
させ、またプログラム実行時間を短く保つことが
可能になる。
に対してのみあてはまる。最初の書込みの際のみ
バイトアドレスが考慮されなければならず、この
初期アドレスから出発してそのつどすべての後続
バイトが倍語限界まで書込まれる。オペランドが
単一の書込み過程によりメモリに書込まれ得ない
場合には、続いてバイト０における書込み過程
（ロジツクオペランドの場合）またはバイト７に
おける書込み過程（10進オペランドの場合）が開
始する。この経過を制御するため、命令実行プロ
セツサ内に、最初の書込みの前にセツトされかつ
第２回の書込みの前にリセツトされるマーカー・
フリツプフロツプが設けられている。この場合、
シフトネツトワークSN２は自動的にシフト振幅
０にセツトされなければならない。そのために排
他的論理和回路EX−ORとシフトネツトワーク
SN２の制御入力端との間の信号路にアンド回路
UGが設けられており、その第２の入力端はオア
回路OGを介して、最初の書込み以外の書込みの
命令1.の際または読出し命令LBの際に信号路
が遮断されるように制御され得る。 SS命令のマイクロプログラミングの際には、
さらに、なお書込むべきバイトの部分が求められ
ることが必要である。この部分の大きさは差引回
路SUBT内で、第２図に概要を示されているよ
うに、オペランド長さOPLから書込みアクセス
の際に書込み可能バイト数SBBを差引くことに
より求められる。オペランド長さは機械命令の開
始の際に長さレジスタLG−REGに記憶される。
書込みアクセスの際に書込み可能バイト数SBB
は、書込みの際にセツトされかつ論理ネツトワー
クVKN内でパラメータすなわちオペランドアラ
インメント、最初の書込みの制御量および書込み
バイトアドレスから得られるバイトマーカーの和
と同一である。各書込み過程の際、そのつど残さ
れているオペランド残存長さが長さレジスタLG
−REG内で実現される。 パラメータとしてオペランド長さOPLおよび
書込み可能バイト数SBBはメモリアクセスの前
に既に知られている。従つて、残存書込み長さに
関する検査は書込みアクセスの実行の前に既に行
なうことができる。検査“残存書込み長さ負
RSLN”は次のことを示す。この検査が満足され
ていれば、オペランドは次回の書込み過程で完全
にメモリに書込まれる。他方、この検査が満足さ
れていなければ、オペランドは次回の書込み過程
でまだ完全にはメモリに書込まれない。この検査
を行なうことにより、プログラムをループで進行
させ、またプログラム実行時間を短く保つことが
可能になる。
第１図は読出しおよび書込みバイトマーカーを
発生する回路のブロツク図、第２図は残存書込み
長さを試験する回路のブロツク図である。 ADR……アドレス、ARI……アラインメント
制御信号、EXU……命令実行プロセツサ、Ｌ，
Ｌ１，Ｌ２……命令の長さ領域、LITB……リテ
ラル領域、MBCE，…MBCP……マイクロコー
ド信号、MUX……マルチプレクサ、OG……オ
ア回路、OPL……長さ値、PLU……命令前準備
プロセツサ、SN……シフトネツトワーク、UG
……アンド回路。
発生する回路のブロツク図、第２図は残存書込み
長さを試験する回路のブロツク図である。 ADR……アドレス、ARI……アラインメント
制御信号、EXU……命令実行プロセツサ、Ｌ，
Ｌ１，Ｌ２……命令の長さ領域、LITB……リテ
ラル領域、MBCE，…MBCP……マイクロコー
ド信号、MUX……マルチプレクサ、OG……オ
ア回路、OPL……長さ値、PLU……命令前準備
プロセツサ、SN……シフトネツトワーク、UG
……アンド回路。
Claims (1)
- 【特許請求の範囲】 １ 命令前準備プロセツサと、命令実行プロセツ
サと、バツフアメモリおよび作業メモリから成る
共通のメモリシステムとを有しパイプライン原理
で作動するデータ処理装置内でメモリオペランド
を処理するためのバイト標識ビツトを形成するた
めの回路装置であつて、マイクロプログラムによ
り制御されるプロセツサがそれぞれ倍語幅の装置
を有し、またプロセツサとバツフアメモリとの間
またはバツフアメモリと作業メモリとの間のデー
タ交換がそれぞれ倍語幅のデータ路を経て行なわ
れ、さらにマーキング・ネツトワークを用いて読
出しまたは書込みマイクロ命令に含まれている制
御情報に関係してそのつどのメモリオペランドの
個々のバイトがマーキング可能である回路装置に
おいて、８ポジシヨンの第１のシフトネツトワー
クBN１が設けられており、この第１のシフトネ
ツトワークは入力側をそれぞれ“１”でセツト可
能であり、また命令実行プロセツサEX.Uまたは
命令前準備プロセツサPLUのそのつどのマイク
ロ命令に直接または間接に含まれている長さ値
OPL−EXU，OPL−PLUに関係して相応の個数
のビツトポジシヨンだけより高い値のビツトポジ
シヨンの方向にシフトを行い、その際にそれぞれ
空白になるビツトポジシヨンには相応の個数の
“０”が後からシフトされ、第１のシフトネツト
ワークSN１の各出力端は同じく８ポジシヨンの
第２のシフトネツトワークSN２の各１つの入力
端と接続されており、この第２のシフトネツトワ
ークは命令形式またはそのオペランドアラインメ
ントに応じて直接にアドレスADR−EXU，ADR
−PLUにまたはそれらの補数に関係して相応の
個数のビツト数だけより低い値のビツトポジシヨ
ンの方向にシフトを行い、また第２のシフトネツ
トワークSN２の出力端は２群の入力端を有する
マルチプレクサMUX−Ｌ／Ｒの第１群入力端に
同順序でまたその第２群入力端に逆順序で接続さ
れており、このマルチプレクサはマイクロ命令に
含まれている命令形式に関係するアラインメント
制御信号ARI−EXU，ARI−PLUにより設定可
能であり、またその出力端にオペランドの読出し
または書込みすべき各バイトに対して１つのバイ
ト標識ビツト（BMO…７）が現われ、このバイ
ト標識ビツトはメモリに送り込まれることを特徴
とするメモリオペランド処理のためのバイト標識
ビツト形成用回路装置。 ２ 命令実行プロセツサEXU内で長さ値OPL−
EXUをそのつど命令形式に関係して形成するた
め、相応の命令の長さ領域Ｌ，Ｌ１，Ｌ２から導
出可能な３ビツト群が第１のマルチプレクサ
MUX−Ｅ１の各１つの入力端に与えられてお
り、この第１のマルチプレクサMUX−Ｅ１の出
力が命令形式に応じてバイト語または倍語アドレ
スから導出された他の３ビツト群と共に第２のマ
ルチプレクサMUX−Ｅ２の各１の入力端に与え
られており、また両マルチプレクサがマイクロ命
令に含まれているマイクロコード信号MBCE１，
２により、そのつどの命令形式に対応づけられた
３ビツト群を第１のシフトネツトワークを制御す
る長さ値OPL−EXUとして通過させるように制
御され得ることを特徴とする特許請求の範囲第１
項記載の回路装置。 ３ 命令前準備プロセツサPLU内で長さ値OPL
−PLUをそのつどの命令形式に関係して形成す
るため、相応の命令の長さ領域Ｌ，Ｌ１，Ｌ２か
ら導出可能な３ビツト群が第１のマルチプレクサ
MUX−Ｐ１の各１つの入力端に与えられてお
り、この第１のマルチプレクサMUX−Ｐ１の出
力とリテラル領域内で用意された３ビツト群
DLFとが第２のマルチプレクサMUX−Ｐ２の各
１つの入力端に与えられており、また両マルチプ
レクサがそのつどのマイクロ命令に含まれている
マイクロコード信号MBCPによりまたは制御ビ
ツト（STB）により、そのつどの命令形式に対
応づけられた３ビツト群を第１のシフトネツトワ
ークを制御する長さ値OPL−PLUとして通過さ
せるように制御され得ることを特徴とする特許請
求の範囲第１項または第２項記載の回路装置。 ４ 命令実行プロセツサEXUまたは命令前準備
プロセツサPLUのマイクロ命令に含まれている
アドレスADR−EXU，ADR−PLUまたはそれ
らの補数と、同じくマイクロ命令に含まれており
命令形式に関係してオペランドを左寄せまたは右
寄せするためのアラインメント制御信号ARI−
EXU，ARI−PLUとが排他的論理和回路EX−
ORにより互いに論理結合されており、その出力
信号が第２のシフトネツトワークSN２に対する
シフト振幅として用いられていることを特徴とす
る特許請求の範囲第１項ないし第３項のいずれか
１項に記載の回路装置。 ５ 排他的論理和回路と第２のシフトネツトワー
クSN２との間の信号路に１つのアンド回路UG
が挿入されており、その第２の入力端がオア回路
OGを介して、読出し命令の際または最初の書込
み命令以外の各書込み命令の際に信号路が遮断さ
れそれにより第２のシフトネツトワークSN２の
シフト振幅が零にセツトされるように制御され得
ることを特徴とする特許請求の範囲第４項記載の
回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3138948A DE3138948C2 (de) | 1981-09-30 | 1981-09-30 | Schaltungsanordnung zur Erzeugung von Byte-Kennzeichenbits für die Verarbeitung von Speicheroperanden |
| DE3138948.1 | 1981-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868169A JPS5868169A (ja) | 1983-04-22 |
| JPH0128966B2 true JPH0128966B2 (ja) | 1989-06-07 |
Family
ID=6143079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170789A Granted JPS5868169A (ja) | 1981-09-30 | 1982-09-29 | メモリオペランド処理のためのバイト標識ビット形成用回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0075891B1 (ja) |
| JP (1) | JPS5868169A (ja) |
| AT (1) | ATE34237T1 (ja) |
| DE (1) | DE3138948C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133346A (ja) * | 1989-10-19 | 1991-06-06 | Kanemaru Morita Shoten:Kk | 食品の異物除去方法及び装置 |
| JPH04117246A (ja) * | 1990-06-04 | 1992-04-17 | Kanemaru Morita Shoten:Kk | 食品等の異物除去装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284927A (en) * | 1975-12-23 | 1977-07-14 | Ferranti Ltd | Data processor |
| JPS5394133A (en) * | 1977-01-28 | 1978-08-17 | Hitachi Ltd | Data converter |
| JPS5672742A (en) * | 1979-11-19 | 1981-06-17 | Hitachi Ltd | Data processor |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3370274A (en) * | 1964-12-30 | 1968-02-20 | Bell Telephone Labor Inc | Data processor control utilizing tandem signal operations |
| DE2806452C3 (de) * | 1978-02-15 | 1981-11-12 | Ščetinin, Jurij Ivanovič | Anordnung zur Verarbeitung von Mehrbytefeldern mit Daten veränderlicher Länge |
| GB2016752B (en) * | 1978-03-16 | 1982-03-10 | Ibm | Data processing apparatus |
-
1981
- 1981-09-30 DE DE3138948A patent/DE3138948C2/de not_active Expired
-
1982
- 1982-09-24 EP EP82108852A patent/EP0075891B1/de not_active Expired
- 1982-09-24 AT AT82108852T patent/ATE34237T1/de not_active IP Right Cessation
- 1982-09-29 JP JP57170789A patent/JPS5868169A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284927A (en) * | 1975-12-23 | 1977-07-14 | Ferranti Ltd | Data processor |
| JPS5394133A (en) * | 1977-01-28 | 1978-08-17 | Hitachi Ltd | Data converter |
| JPS5672742A (en) * | 1979-11-19 | 1981-06-17 | Hitachi Ltd | Data processor |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133346A (ja) * | 1989-10-19 | 1991-06-06 | Kanemaru Morita Shoten:Kk | 食品の異物除去方法及び装置 |
| JPH04117246A (ja) * | 1990-06-04 | 1992-04-17 | Kanemaru Morita Shoten:Kk | 食品等の異物除去装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE34237T1 (de) | 1988-05-15 |
| DE3138948A1 (de) | 1983-04-14 |
| EP0075891A2 (de) | 1983-04-06 |
| EP0075891A3 (en) | 1986-07-16 |
| JPS5868169A (ja) | 1983-04-22 |
| EP0075891B1 (de) | 1988-05-11 |
| DE3138948C2 (de) | 1985-04-18 |
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