JPS5917457B2 - ２進化１０進訂正装置 - Google Patents

Description

【発明の詳細な説明】 （関連出願） 下記出願は本願の参考のため本文中に引用されるもので
ある。

１Ｖ、Ｓ、ＮｅｇｉおよびＡ、Ｐｅｔｅｒｓの米国特許
出願「データ処理システム用の制御ファイル装置」。

２Ｖ、Ｓ、ＮｅｇｉおよびＡ３Ｐｅｔｅｒｓの米国特許
出願「データ処理システム用の演算論理装置」。

３Ｖ、８、ＮｅｇｉおよびＡ、Ｐｅｔｅｒｓ米国特許出
願「データ処理システム用の制御ストア・アドレス生成
ロジック」。

本発明はデータ処理システムに関し、特にデータ処理シ
ステムにおいて使用される演算論理装置に関する。

データ処理システムにおいて算術演算を行う際は、演算
されるオペランドは２進形態又は２進化１０進形態であ
る。

例えば、２進形態の数１３は２進法の１とｏを用いて１
１０１と表わされ、２進化１０進形態では０００１００
１１と表わされる。２進化１０進数に対しては、数１３
の最下位数即ち３は最も右の４つの１と零で表わされ、
数１３の最上位の数１は最も左方の１と零の組合せで表
わされる。

コストを最小限度にするため，このようなデータ処理シ
ステムは前記のオペランドについての演算を行うため唯
一の演算装置を含むものである。２進演算論理装置が使
用される場合には．２進オペランドが公知の方法で演算
される。

しかし．２進化１０進数について１つの２進演算論理装
置を用いて演算しなければならない場合には、この２進
演算論理装置により生じた結果は正しい結果を生むため
に訂正されねばならない。これは，従来の技術において
は、公知の６増し訂正法の使用によつて達成される。こ
のような６増し訂正法の構成は第６図のプロツク図にお
いて示される●本文の説明を更に照合すれば、従来技術
の６増し訂正法は条件付き加算が生じる１つのオペラン
ドに対するロジツクと、条件付き減算が生じ得る２進演
算論理装置の出力に接続された第２のロジツクを必要と
することが判る。このような構成におけるロジツクの使
用は多くのロジツクを必要としてコスト高となることが
判る。更に、このようなロジツクは、特にプロセサが例
えばｌ′：）二の回路板上で益々その集積度を高める際
望ましからざる余分の物理的スペースを要する。従つて
、本発明の主な目的は．２進化１０進形態の２つのオペ
ランドについて演算を行う時１つの２進演算論理装置に
より生じた結果を訂正するための改良された装置を有す
るデータ処理システムの提供にある。

前記および他の目的は、２進演算を実施するため構成さ
れた演算論理装置の使用により２進化１０進演算を実施
するための装置の提供により本発明によつて達成され、
この装置の構成は、第１と第２のオペランドについて２
進演算を行つて結果を求める２進演算論理装置を含み、
前記第１と第２のオペランドは２進化１０進形態である
。

演算論理装置により実施される算術演算が加算と減算の
いずれであるかを表示する装置と、第１と第２のオペラ
ンドについての算術演算の結果がキヤリ一出力を生じた
かどうかを決定する装置とが設けられる。又，２進演算
論理装置により生じた結果ならびに算術演算のタイプに
応答し、又キヤリ，一出力が生じたかどうかに応答する
２進化１０進形態の訂正結果を提供するための訂正ロジ
ツクも設けられている。ＣＩＰｌ３の日的は、第１図の
システム形態に示されるＣＰＵｌｌの拡張、即ち市販タ
イプの命令の強力なセツトを用いることによる命令設定
能力にある。

これ等の命令タイプは６ＣＩＰを介してＣＰＵが１０進
データおよび英数字データを処理することを許容し、命
令タイプは１０進６英数字６データ変換および編集の如
く分類される。Ｃ−ＰＵと主記憶装置１７とのＣＩＰ通
信は共通システム・バス１９上に存在する。ＣＩＰはＣ
ＰＵに対するアタツチメントとして作用し、ＣＰＵおよ
び（又は）メモリーからの転送中命令およびオペランド
を受取る。ＣＩＰは，市販の命令がＣＰＵｌｌによりバ
ス１９上に送られる時これを実行する。ＣＰＵはこれ等
の命令を主記憶装置から得、特に市販命令について取出
された各命令を検査する。ＣＩＰによる各市販命令の受
取りは通常．ＣＰＵがメモリーからの各命令を抽出して
これを復号する時ＣＰＵと同期する。しかし６ＣＩＰの
命令実行はＣＰＵの操作とは同期しない。ＣＩＰがシス
テムに組込まれていない時、市販命令を実行しようと試
みると．ＣＰＵを特定のトラツプ条件に入れることにな
る。ＣＩＰはバス１９を介してＣＰＵおよび主記憶装置
から情報を受取り、この情報をある論理シーケンスで処
理する。

このシーケンスは，遊休状態、ロード状態、使用中の状
態，およびトラツプ状態の如き４つのＣＩＰ操作状態か
らなつている。第２図に示す如く，ＣＩＰはプロツク２
００に入り６情報を処理しない時は遊休状態に止まり（
プロツク２０２）、ＣＰＵから指令（即ち，ＣＩＰ命令
又はＩ／Ｏ指令）を受取るためには遊休状態になければ
ならない。指令の受取り（プロツク２０４）と同時に、
もしこれが適法であれば（プロツク２０５）．ＣＩＰは
ロード状態に入つて（プロツク２０６）、全ての関連す
る指令情報が受取られる迄ロード状態を維持する。この
情報がうまく受取られると（プロツク２０８）．ＣＩＰ
は使用中の状態（プロツク２１０）に入り情報を処理す
る。使用中の状態にある間ＣＰＵがＣＩＰとこれ以上連
絡しようとしても，この試みはＣＩＰが再び遊休状態に
戻る迄はＣＩＰにより肯定応答されない。ＣＩＰの処理
操作には６必要なオペランドの取出し中に生じる主記憶
装置との通信動作が含まれる。違法のオペランド長さ又
はシーケンス外の指令の検出の如き特定の違法事象が生
じる時（プロツク２１４）にだけＣＩＰがトラツプ状態
（プロツク２１２）に入る。もしこの操作が完了したな
らば（プロツク２１６）、遊休状態への戻りが生じる。
ＣＩＰに対する全ての関連する命令転送は、ＣＰＵおよ
びＣＩＰによつて連係して実施される。

これはＣＰＵにより復号されて、この命令の実行のため
必要とされる関連情報の全てと共にＣｌＰに対し送出さ
れる。この情報の転送が完了すると、ＣＰＵおよびＣＩ
Ｐはその各々の命令を処理し続ける。各ＣＩＰ命令は１
６ビツト巾の命令ワードを含み、その直後にデータ・デ
イスクリブタおよびラベルと呼ばれる更に６つ迄の記述
タイブのワード（これも又１６ビツト巾）が続く。この
命令ワードは、処理のためＣＩＰに対して送られるＣＩ
Ｐ（７）０Ｐコードを含んでいる。データ・デイスクリ
プタはオペランドのタイプとサイズおよびメモリーにお
ける場所を記述し、ラベルは遠隔データ・デイスクリプ
タのアドレスを与える。データ・デイスクリプタとラベ
ルは共にＣＰＵによつて処理され，オペランドのタイブ
および記憶アドレスの如きこの動作により得られる関連
情報が処理のためＣＩＰに送られる。ＣＰＵは、各命令
に含まれる０Ｐコードの分析により先行操作を行う。Ｃ
ＰＵがＣＩＰ命令を検出する時（即ち、もしＣＩＰが遊
休状態にあれば）．ＣＰＵは命令０Ｐコードおよび関連
情報を以下の方法で送出する。即ち．（１）ＣＰＵはＣ
ＩＰに対し０Ｐコード（即ち、市販命令の第１ワード）
を送出する。ＣＩＰはこの０Ｐコードを受入れる時コー
ド状態に入る。（Ｉｉ）ＣＰＵは第１データ・デイスク
リプタを取出し、アドレス・シラブルを質疑して有効ア
ドレスを生じる。（１１１）ＣＰＵは以下の情報を送出
する。即ち、最初のオペランドの２４ビツトの有効バイ
ト・アドレス、もし使用可能ならば関連するＣＰＵデー
タ・レジスタの内容、および１ワード内の１バイト（８
ビツト）．又は半バイト（４ビツト）の桁位置を反映す
るよう更新される最初のオペランドのデータ・デイスク
リプタ、および第２と第３のオペランドと遭遇する時Ｃ
ＰＵはステツブ（１）と０１１）における適用可能な手
順を実施する。この時、ＣｌＰは市販命令の実行に必要
な全情報でロードされて使用中の状態に入つて命令を実
行する。必要に応じて．ＣＩＰは直接主記憶装置と連絡
して使用可能なオペランドを得る。しかし６ＣＩＰは決
して直接にはＣＰＵのレジスタはアクセスすることがな
いことに注目すべきである。ＣｌＰは．ＣＰＵにより送
られた情報を使用するのみである。従つて．ＣＰＵレジ
スタはＣＩＰによつては修正されることがなく、ＣＰＵ
は下記の条件の１つが生じる迄の個々に連続するＣＰＵ
命令を処理し続ける。即ち，（１）ＣＩＰがトラツプ・
ベクトルを介してＣＰＵに対し現時の市販命令の実行中
に違法事象が生じたことを通知することと、（２）内部
又は外部の割込み信号がＣＰＵによつて検知されること
である。割込み信号はＣＰＵにより検出されると、ＣＰ
Ｕは以下の如く動作する。

ＣＰＵは、最後の市販命令がＣＩＰにより完了されたか
どうかを決定する。ＣＰＵは最後の市販命令の完了を待
機する。最後の市販命令が完了すると、ＣＰＵはトラツ
プ要件を生じたかどうかを決定する。もし生じた場合は
．ＣＰＵは割込みの実施に先立つてこのトラツプ要求を
優先する。その結果必要に応じて全ての関連するＣＰＵ
およびＣＩＰの状況情報を記憶する典形的な文脈保管／
復元操作を生じる。ＣＩＰトラツプ要求の処理に要する
ＣＰＵ操作の完了により、即ちトラツプ要求がなくＣＩ
Ｐ命令が処理のため使用可能である時．ＣＰＵは下記操
作を行う。ＣＰＵはそのプログラム・カウンタを更新し
て開始を試みた市販命令を指示する。ＣＰＵは６その時
の割込みがサービスされる迄市販命令の処理の試みを遅
らせる。ＣＰＵは、外部装置によつて生じる割込みを優
先してサービスする。ＣＩＰが１つの命令を実行する時
、市販命令により照合されるものも含めて全てのＣＰＵ
のレジスタがＣＰＵ命令を介してプログラムによつて変
更することができる。

しかし，ソフトウエアは、ＣＩＰがこの命令の処理を完
了する迄は市販命令に対するオペランドを変更してはな
らず、さもなければ，指定されない結果が生じることに
なる。ＣＩＰ命令のレパートリに含まれた分岐命令は．
ＣＰＵおよびＣＩＰによつて同期的に実行される。ＣＩ
Ｐにより処理されるデータ・ワードを構成する３つのタ
イブのデータは英数字データ、２進データおよび１０進
データである。各データ・タイプは２進情報の単位に分
類される。定義によりこの単位は、英数字および２進デ
ータ文字の照合に使用される場合は８ビツト（ｌバイト
）に等しく，１０進データ文字の照合に使用される場合
で、パツクされた１０進データに対しては４ビツト（半
バイト）に等しく、連糸１０進データに対しては８ビツ
ト（１バイト）に等しい。又，単精度の２進数は２つの
単位（２バイト）からなり、２倍精度の２進数は４単位
（４バイト）からなる。第３図は本発明の市販命令プロ
セス１３の主要プロツク図で、プロセサの各レジスタ間
の主なデータ転送経路の全てを示している。制御ストア
１０は、各制御ストア即ちフアームウエア・ワード当り
１つ宛複数の記憶場所からなつている。

これ等のフアームウエア・ワードは，プロセサのシーケ
ンス、データ転送経路、およびバス操作を直接又は間接
に制御する。オペランド・レジスタ・フアイル兼演算論
理装置（ＲＡＬＵ）１２は、主として２つのレジスタ・
フアイル．１つの演算論理装置（ＡＬＵ）および関連す
るマルチプレクサおよび制御レジスタを含む。

ＲＵＬＵｌ２に含まれるのはオペランドレジスタ・フア
イル（ＲＦｌおよびＲＦ２）で，その各々はＡＬＵにお
ける実行のためオペランドの緩衝に使用される１６ビツ
ト場所を含む。ＡＬＵ入カマルチプレクサおよびラツチ
は下記のものからなる。即ち．３つの２対１マルチプレ
クサ（ゾーン選択）．２つの４対１マルチプレクサ（桁
の選択）．および２つの８ビツト・ラツチ（バイト・ラ
ツチ）である。これ等のマルチプレクサおよびラツチは
データをオペランド・レジスタ・フアイルからＡＬＵに
対し送るために使用される。データは又，その時の積カ
ウンタからＡＬＵの左側へ、又オペランド・レジスタ・
フアイル２から乗算レジスタへ転送することかできる。
８ビツトのＡＬＵ（２つの４ビツトＡＬＵチツブと．１
つのキヤリ一先取りチツプと，１つのキヤリ一．イン／
キヤリ一・アウト・フロツブからなる）は，左（１）と
右（２）の入力間で次の操作を行うことが可能である。

即ち．２進加算、入力２から入力１の２進減算、入力１
から入力２の２進減算、論理的０Ｒ，論理的ＡＮＤ、排
他的０Ｒ，ＦＦと等しいＡＬＵ出力のセツト、およびＡ
ＬＵ出力の００へのクリアである。ＲＡＬＵについては
，第５図に関して詳細に論述する。ＲＡＬＵの６増し（
ＸＳ６）訂正ロジツクは，ＡＬＵが１０進モードにある
時は常に付勢され、次の操作のためキヤリ一出力を変更
しなから加算器からの２進出力を正しい１０進数に変換
するために使用される。

ＸＳ６訂正操作は３２ビツトＸ８ビツトＰＲＯＭチツブ
を用いることにより行われ、このチツプが１０進数の訂
正された３つの上位ビツトを符号化して訂正されたキヤ
リ一を生じる。２つ以下の機能の桁も又他の制御のため
ＰＲＯＭチツプの出力側使用可能である。

ＡＬＵ出力マルチプレクサは、加算器出力の上位の４ビ
ツト又は正しい１０進ゾーン・ビツトのいずれかを、Ａ
ＬＵが２進モードか１０進モードのいずれかで演算中で
あるかに従つて、内部バス１４に送るために使用される
。ＲＡＬＵ制御ロジツクは次の３つのレジスタからなる
。即ち、ＲＦｌＡ−レジスタ・フアイル１アドレス・レ
ジスタ．ＲＦ２Ａ−レジスタ・フアイル２アドレスレジ
スタ、およびＡＬＭＲ−ＡＬ［Ｉモード制御レジスタで
ある。これ等のレジスタは，いぐつかのマイクロ命令と
関連してＲＡＬＵ内の全ての操作を制御する。前に述べ
たレジスタおよび制御回路以外にも、ＲＡＬＬＪレジス
タとして分類される他の２つのレジスタがある。これ等
のレジスタは、以下において説明する現時積カウンタ（
ＣＰＲＣ）および乗算レジスタ（ＭＩＥＲ）である。制
御フアイル１６は，レジスタ・フアイルＣ（ＲＦＣ）と
もよばれ，１６場所Ｘ２４ビツトのＲＡＭであつて、主
としてＣＰＵｌｌから始まる命令関連情報（例、タスク
・ワード．データ・テイスクリプタ、有効アドレス等）
の全てを記憶するのに使用される。

この制御フアイルは又、プロセサ（ＣＩＰ）のフアーム
ウエアによつて使用されるいくつかの作業場所を含んで
いる。この制御フアイル１５は、内部バス１４又はバス
・アドレス・レジスタ（ＭＡＲ）１８から０Ｒ論理マル
チプレクサ２１を介してビツトＯ〜７を受取る。バス・
アドレス・レジスタ（ＭＡＲ）１８およびアドレス加算
ロジツク２０については以下に述べる。ＭＡＲレジスタ
１８は，主としてシステム・バス１９のアドレス指定に
使用される２４ビツトのアドレスレジスタである。これ
は、下位エンドの８ビツトの２入カマルチプレクサ・レ
ジスタと６上位エンドでの１６ビツトのインクリメンタ
／デクリメンタからなる。下位の８ビツトに対する多重
化入力は制御フアイル１６又はアドレス加算器２０の出
力のいずれかから得る。アドレス加算器２０は８ビツト
の″２の補数”加算装置で、これは主としてバス・アド
レス・レジスタ１８の内容の増減分のために使用される
。アドレス加算器２０に対する入力は、バス・アドレス
・レジスタの下位の８ビツトと８ビツトのシフト・レジ
スタ（ＭＳＲ）２２である。シフト・レジスタ（ＭＳＲ
）２２は８ビツトの汎用シフト・レジスタで、これは内
部バス１４からロードでき、１ビツトだけ左右にシフト
（零充填によるオープン・エンドシフト）することがで
きる。このシフト・レジスタは、バス・アドレス・レジ
スタ１８の増減分のためアドレス・レジスタ２０に対す
る入力として機能する。更に、シフト・レジスタ２０の
ビツトＯはＡＬＵキヤリ一・イン・フロツプにロードで
き、これは通常は変換命令の実行中有効である。バス出
力データ・レジスタ（０ＵＲ）２４は１６ビツトのデー
タ・レジスタで，データをバス１９のデータ回線に転送
するために使用される。これは、上下バイト又は１６ビ
ツトのワード全体で内部バス１４からロードされる。バ
ス入力データ・レジスタ（ＩＮＢ）２６は１６ビツト・
データ・レジスタで６バス１９のデータ回線からデータ
を受取るのに使用される。入力データ・レジスタの内容
は内部バス１４に対しアンロードすることかできる。入
力機能コード・レジスタ（ＢＦＣＲ）２８は９、ＣＩＰ
がバス１９の入力又は出力の指令を受入れる時この機能
コードを記憶するため信用される。

その後、フアームウエアがこの機能コード・レジスタ２
８の内容を検査して指定された指令を実行する。入力ア
ドレス・バンク・レジスタ（ＩＮＡＤ）３０は８ビツト
・レジスタで、バス１９のアドレス回線上で受取られる
上位８つの記憶アドレスビツトを記憶するため使用され
る。この上位８つのアドレス・ビツトは記憶モジユール
・アドレスを含み、謂ゆるＩＯＬＤ指令即ち出力実効ア
ドレス機能コードの結果としてＣＰＵｌｌにより送出さ
れる。記憶アドレスの下位の１６ビツトがバス１９のデ
ータ回線上で受取られ６ＮＲレジスタ２６に対しストロ
ーブされて所要の２４ビツト主記憶装置アドレスを形成
する。ＣＩＰ標識レジスタ３２は，各ビツトが個々にセ
ツト又はりセツトされ得る８ビツトの記憶レジスタであ
る。

標識レジスタ・ビツトの形態は第４図に示される。ＴＲ
ＰおよびＴＲＰ回線標識は内部処理のためだけＣＩＰｌ
３により使用され、ソフトウエア・ビジブルではない。
ＴＲＰ回線（ＣＩＰトラツブ回線）標識はＣＰＵｌｌに
存在するＣＩＰトラツプ条件を通知するため使用され、
外部トラツプ信号を経てバス１９上に送られる。セツト
される時，ＴＲＰ（ＣＩＰトラツブ）標識はＣＩＰがＣ
ＰＵから唯１つの入力指令を受入れることを許容する。
分析レジスタ（ＡＲ）３４は１６ビツト・レジスタで、
主としてマイクロプログラム分岐（マスクされた分岐）
および上重ね穿孔バイト符号化／復号ロジツクの制御の
ために使用される。

このレジスタは、内部バス１４からの１６ビツトワード
全体でロードされる。マイクロプログラム可能スイツチ
・レジスタ（ＭＰＳＲ）３６は８ビツトレジスタで、各
ビツトがマイクロプログラム制御下で個々にセツト又は
りセツトされる。ＭＰＳＲレジスタ３６内の各ビツトは
フラツグとして使用されてマイクロプログラミングを容
易にする（即ち，フアームウエアか各レジスタビツトを
テストして、その結果に従つて分岐動作を行うことがで
きる）。これ等のビツトのあるものは又ＣＩＰｌ３のあ
るハードウエア機能の制御にも使用される。ＲＯＳデー
タ・レジスタ（ＲＤ）３８は５２ビツトの記憶レジスタ
で，その時のフアームウエア・サイクルに対する制御ス
トア出力の記憶に使用される。

マイクロプログラム戻りアドレス・レジスタ（ＲＳＲＡ
）４０は１１ビツトのレジスタで、次のアドレス生成（
ＮＡＧ）ロジツク４２の出力からロードされ、フアーム
ウエア・サブルーチンの実行時にマイクロプログラム戻
りアドレスの記憶に使用される。レジスタ・フアイルＣ
のアドレスマルチプレクサ／セレクタ（ＲＦＣＡ）３１
は４ビツトの２対１セレクタで、レジスタ・フアイルＣ
（即ち制御フアイル）１６に含まれる１６の場所の１つ
をアドレス指定することが可能である。このセレクタ３
１は、機能コード・レジスタ２８と、カウンタ（１）４
６又はＲＯＳデータ・レジスタ３８の選定されたビツト
のいずれかとの組合せを選定する。ＣＩＰカウンタ４４
は，それぞれカウンタ１（ＣＴＲｌ）、カウンタ２（Ｃ
ＴＲ２）およびカウンタ３（ＣＴＲ３）として表示され
る３つの８ビツト可逆カウンタ４６，４８，５０を含ん
でいる。これ等のカウンタは内部バス１４を介してロー
ド／アンロードされる。各カウンタの内容はテストおよ
び分岐操作のために使用可能である。上重ね穿孔バイト
復号／符号化ロジツク５２は２つの５１２場所Ｘ４ビツ
トＰＲＯＭチツプを含み，分析レジスタ（ＡＲ）３４の
内容の復号／符号化に使用される。

復号されるバイトはＡＲビツト１乃７から得られ、符号
される数字はＡＲビツト４乃至７から得られる。復号／
符号化操作はＡＲビツト１乃至７を使用されることによ
り行われ、特定のＰＲＯＭの場所をアドレス指定する。
指定されたＰＲＯＭの場所の内容は．（１）復号された
数，その符号およびその妥当性、又は（２）符号化され
た上重ね穿孔されたバイトのいずれにも合致するよう符
号化される。ＭＰＳＲ−３６−ビツト４は復号又は符号
化操作のどれが行われるかを指定し２ＭＰＳＲビツト１
は符号化される数の符号を表示する。又６上重ね穿孔さ
れたバイト復号／符号化ロジツクの出力は内部バス１４
の両半部上で使用可能である。ＣＩＰテスト・ロジツク
５４は、次のアドレス生成ロジツク４２の入力に対して
３２通りの可能なフアームウエア・テスト条件の１つを
選定する。

テストされる機能の真又は偽の条件は制制ストアの次の
アドレス・フイールドのビツト５０を制御する（即ち６
テストされた機能の条件に従つてビツト５０をセツト又
はりセツトする。）ＣＩＰｌ３に含まれる次のアドレス
生成（ＮＡＧ）ロジツク４２は次の５つの方法の内の１
つを使用して次のフアームウエア・アドレスを生成する
。即ち，直接アドレス、テスト兼分岐、マスクされた分
岐６又はサブルーチン戻りである。直接アドレス：この
方法は、無条件分岐が次の順次の制御ストア場所に対し
て行われる時に使用される。これは、制御ストア・ワー
ドのビツト４１乃至５１を使用することにより行われて
次のアドレスを形成する。これ等ビツトは、使用可能な
制御ストア場所のどれでも直接アドレス指定できる次の
アドレス（ＮＡ）フイールドからなる。テストおよび分
岐：この方法は、２通りの条件付き分岐（テスト条件は
満たす）が１つのフアームウエア・ページ（これは制御
ストア内の１２８の場所セグメントである）内で実施さ
れる時に使用される。これは、制御ストア・ビツト４１
，４２，４３，４４，５０を用いることにより行われ，
テスト条件を選択する。従つて，テストされた機能の条
件に従つて、１つの分岐が２つの場所の内の１つに対し
て行われる。この方法の下に行われた分岐操作はモージ
ユーロ２である。（即ち、２つの可能な分岐アドレスが
２つの離れた場所である）。モジユーロ２のアドレスは
下記の如く生成される。即ち、（１）もしテスト条件が
満たされれば，アドレスのビツト９がｌにセツトされる
、あるいは（２）もしテスト条件が満たされねば、この
アドレスのビツト９は零にセツトされる。マスクされた
分析：この方法は、通常分岐レジスタ（ＡＲ）３４の内
容について分岐を行う時又は他の条件において使用され
、同じフアームウエア・ページ内の２，４，８，叉は１
６の場所に対する分岐を行う（ｌフアームウエア・ペー
ジは制御ストア内の１２８場所のセグメントである）。
主分岐：この方法は１つのフアームウエア・ページ（１
２８ワード）内での分岐の際使用される。ＣＰＵ／ＣＩ
Ｐインターフエース・ルーチンがこの方法を用いて機能
コード・レジスタ２８の内容について所要の１６通りの
分岐を実施する。（ＩＮＢ主分岐）および他の制御機能
（ＥＯＰ主分岐）。サブルーチン戻り：この方法は１つ
のフアームウエア・サブルーチンの実行後フアームウエ
アを次の奇数又は偶数の制御ストアの場所に対して戻す
ために使用される。この戻りアドレスは６戻りアドレス
（ＲＳＲＡ）レジスタ４０から得られ、指定されたサブ
ルーチンの実行の前にこのレジスタ４０に記憶されねば
ならない。内部バス１４は１６ビツト巾であり，主とし
てレジスタ・フアイル内の場所を含むＣＩＰレジスタ間
のデータの転送に使用される。内部バスは、第２図に示
す如くいくつかの出所からデータを受取る。内部バス１
４からの出力はＣＩＰ内の種々のレジスタに与えられる
。パリテイ検査ロジツク５６は、バス１９と内部バス１
４間に接続され，入力データのパリテイ検査に使用され
る。

一方、パリテイ生成ロジツク５８はバス１９上での転送
のため適正なパリテイ・ビツトの生成に使用される。バ
ス要求ロジツク６０およびバス応答ロジツク６２は，Ｃ
ＩＰｌ９がバス１９に対するアクセスを得てＣＩＰに対
するアクセスを得る要求に応答することを可能にするた
めに使用される。

ロジツク６０および６２について米国特第３，９９３，
９８１号に記載される。第５図はＲＡＬＵｌ２の主要プ
ロツク図で、主なデータ転送経路および制御回線の全て
を示す。

この制御回路はその作用の理解を容易にするため点線で
示される。便のため．ＲＡＬＵの説明は７つに分けられ
る。即ち，オペランド・レジスタ・フアイル．ＡＬＵ入
カマルチプレクサとラツチ，演算論理装置６ＸＳ６訂正
ロジツク、ＡＬＵ出力マルチプレクサ．ＲＡＬＵ制御ロ
ジツク、および種々のＲＡＬ［Ｊレジスタである。オペ
ランドレジスタ・フアイルＲＦｌ７ＯおよびＲＦ２７２
は各々、ＣＩＰオペランドのための一時記憶として使用
される４つのＲＡＭチツプからなる。各レジスタ・フア
イルに対するアドレスは２つの６ビツト・アドレス・レ
ジスタ（それぞれＲＦｌＡ７４とＲＦ２Ａ７６）により
与えられる。各アドレス・レジスタのビツトＯ乃至３は
関連するレジスタ・フアイル内の場所のアドレスを提供
し，下位のビツトはレジスタ・フアイルの出力側のバイ
トおよび桁選択を行う。これ等のアドレス・レジスタは
共に１，２．又は４（即ち、桁、バイト又はワード）に
より増減分することができる。第５図に示す如く，各レ
ジスタ・フアイルからの出力は、ゾーンと桁の情報間を
選定する２つのマルチプレクサ（即ち、各レジスタ・フ
アイルに対する１対のマルチプレクサ）の入力側に与え
られる。この選択は関連するアドレス・レジスタのビツ
ト４および５により行われる。この選択は、関連するア
ドレス・レジスタのビツト４および５により行われる。
ビツト４はビツトＯ乃至３又は８乃至１１（レジスタ・
フアイルから）がそれぞれ２対１マルチプレクサ７８又
は８０の出力に対し与えられ，ビツト５はそれぞれ４対
１マルチプレクサ８２，８４の出力側に送出される桁を
構成するレジスタ・フアイル・ビツトを選択する。種々
のレジスタおよびマルチプレクサが、点線で示され例え
ば制御回線７１，７３，７５，７７を含む種々の制御回
線により制御されるように接続されている。

第３の２対１マルチプレクサ８６は、その時の積カウン
タ（ＣＰＲＣ）８８の内容又はＲＦｌからの桁のどちら
がＡラツチ９０に送られるかを選択するために使用され
る。このマルチプレクサＡＬＭＲレジスタ９２により制
御される。ＡＬ（Ｉ入カラツチ．Ａラツチ９０およびＢ
ラツチ１０６は６ＡＬＵ入力マルチプレクサからゾーン
および桁の情報を受取り，書込み操作の間にレジスタ・
フアイルに対してデータをラツチする。このラツチ回路
からの出力はＡＬ［Ｊの左右に対してそれぞれゾーンお
よび桁の情報を送る。その時の積カウンタ（ＣＰＲＣ）
は，１０進乗除算法の実施中に主として使用される４ビ
ツトの１０進可逆カウンタである。

乗数レジスタ（ＭＩＥＲ）９４は４ビツトの２進可逆カ
ウンタで、主として１０進乗除法の間に使用される。

ＡＬＵモード制御レジスタ（ＡＬＭＲ）９２は、全ての
ＡＬ［Ｊ操作を制御するために使用される６ビツト制御
レジスタである。レジスタ・フアイル１アドレス・レジ
スタ（ＲＦｌＡ）７４は２つの機能、即ち（１）レジス
タ・フアイル１（７０）に対するアドレスを与える、（
２）ｌ／ジスタ・フアイル１と関連する３つのＡＬＵ入
カマルチプレクサの内の２つを制御する機能を行う６ビ
ツトのアドレス・レジスタである。レジスタ・フアイル
２アドレス・レジスタ（ＲＦ２Ａ）７６は６ビツトのア
ドレス・レジスタで、２つの機能，即ち（１）Ｌ／ジス
タ・フアイル２（７２）に対するアドレスを与える、（
２）Ｌ／ジスタ・フアイル２と関連するＡＬＵ入力マル
チプレクサを制御する機能を行う。演算論理装置（ＡＬ
Ｕ）１００の全ての操作は１０進又は２進のいずれかの
モードで行われる。１０進モードは１０進数の情報で操
作を行う時に使用され、２進モードはバイト（英字）操
作に対して使用される。

両操作モードは又、６増し（ＸＳ６）訂正ロジツク１０
２およびキヤリ一・フロツブに対する入力を制御する。
１０進モードにおいては、キヤリ一・フロツブはＡＬＵ
の下位の４ビツトからのキヤリ一でロードされ，２進モ
ードにおいては以降の算術演算のためＡＬＵの８ビツト
からのキヤリ一でロードされる。

このキヤリ一・フロツプは、キヤリ一が次の演算のため
伝播されねばならない時マイクロプログラム制御下でロ
ードされる。更に，キヤリ一・フロツブはＭＳＲレジス
タからロードすることができ、マイクロプログラム制御
下でセツト又はりセツトされる。ＸＳ６訂正ロジツク１
０２は１つの３２ビツトＸ８ビツトのＰＲＯＭチツブお
よび関連する制御ロジツクを有し、ＡＬＬＪからの桁出
力からの上位の３ビツトを訂正する。

もし、（１）ＡＬＵが１０進加算モードにあつて１０進
キヤリ一に入るか，ＡＬＵｌＯＯの桁出力が９より大き
ければ、又（２）１０進減算モードにあつて借りが生ず
れば（即ち、加算器の桁部からのキヤリ一が存在しない
）、ＸＳ６訂正が行われる。ＰＲＯＭチツブは５つのア
ドレス回線を有する。これ等回線の内の３つはＡＬＵの
桁出力からの３つの上位ビツトからなるが、他の２つの
アドレス回線は実施中の演算タイブ（即ち、加算訂正６
減算訂正６又は非訂正）を表示する。ＰＲＯＭチツブの
符号化内容は６桁の３つの上位の訂正ビツト６訂正され
た１０進キヤリ一、および２以下の桁条件である。ＡＬ
Ｕ出力マルチプレクサ１０４は、内部バスに対して送る
ために加算器出力の上位４ビツトと、訂正された１０進
ゾーン・ビツトの間で選択する。

ゾーン・ビツトの形態（１０進モードに対する）は．Ａ
ＳＣｌｌデータとＥＢＣＤＩＣデータのどちらが使用中
であるかに依存する（即ち，もしＡＳＣＩＩデータを使
用中であればゾーン・ビツトが３の値に強制され，もし
ＥＢＣＤＩＣデータが使３用中であればゾーン・ビツト
はＦの値に強制される）。ＲＡＬＵ制御は，レジスタＲ
ＦｌＡ７４と、ＲＦ２Ａ７６と，ＡＬＭＲ９２と，これ
に種々のＲＡＬＵ関連マイクロ命令からなる。

更に，ＡＬＵ５キヤリ一・フロツブはマイクロプログラ
ム制御下におかれる。キヤリ一・フロツプは各マイクロ
命令によつて（必要に応じ）プリクリア又はプリセツト
で，き，（１）１０進演算のための４ビツトの１０進キ
ヤリ一、（２）２進演算のための８ビツトの２進キヤリ
一，又は（３）変換命令の実行中ＭＳＲレジスタ２２の
ビツト０．からロードされ得る。全てのＡＬＵ操作を制
御するＡＬＭＲレジスタ９２は制御ストアビツト２乃至
７からロードされる。ビツト０はＡＬＵが１０進モード
と２進モードのいずれで操作するか、即ちＡＬＵからの
キヤリ一・アウトがビツト４（１０進キヤリ一）とビツ
トＯ（２進キヤリ一）のどちらからであるかを規定する
。ビツト０も又、１０進演算のためのＡＬＵ訂正（ＸＳ
６）とＡＬＵ出力マルチプレクサ１０４の両者を制御し
、マルチプレクサはＡＬＵの上位の４ビツトか強制ゾー
ン５・ビツトのいずれかが内部バス１４に対しゲートさ
れる。ビツト１，２および３はＡＬＵ内の諸操作の制御
に使用されるかを決定する。ビツト４は、ゾーン・ビツ
トが３又はＦの値のどちらに強制されるかを期定する（
即ち，ＡＳＣＨデータについては、ゾーン・ビツトが３
の値に強制され．ＥＢＣＤＩＣデータについてはゾーン
・ビツトはＦの値に強制される）。ビツト５は．レジス
タ・フアイル１からの選択された数字又はその時の積カ
ウンタ８８の内容のいずれかがＡＬＵの左側と関連する
ラツチ９０にゲートされるかを規定する。レジスタＲＦ
ｌＡは、レジスタフアイル１および関連するＡＬＵ入力
マルチプレクサに対するアドレスと制御を与える。レジ
スタＲＦ２Ａは、レジスタ・フアイル２と関連するＡＬ
Ｕ入力マルチプレクサに対するアドレスと制御を与える
。制御フアイル１６は次の２つのセクシヨン，即ち上部
セクシヨン（ビツト０乃至７）および下部セクシヨン（
ビツト８乃至２３）に分割される。

制御フアイルの各セクシヨンは下記の如くロードできる
。即ち，内部バスからのＲＦＣ下部セクシヨン（ビツト
Ｏ乃至１５），内部バスからのＲＦＣ上部（ビツトＯ乃
至７）、内部バスからのＲＦＣ下部（ビツトＯ乃至１５
），およびバス・アドレス・レジスタ１８からのＲＦＣ
上部セクシヨン（ビツトＯ乃至７）である。前記操作の
構成に用いられる機能はこれ等操作と関連するアドレス
を有し、このアドレスはロードされるＲＦＣｌ６の場所
と対応する。このアドレスは、機能コード・レジスタ２
８又は制御ストア１０のいずれかから生じる。このよう
に．ＲＦＣアドレスは，ＣＰＵｌｌにより送られる、即
ち機能コードにより表示される如さデータ・タイプと直
接関連させられる。前述の如く６本発明のプロセサのＲ
ＡＬＵｌ２は，第５図に示されるような６増し（ＸＳ６
）訂正ロジツク１０２と呼ばれる訂正ロジツクを含んで
いる。この６増し訂正は．２進演算装置を用いて２進化
１０進演算を行いたい時、データ処理システムにおいて
使用される。この方法は第５図に示される如く２進ＲＡ
ＬＵの使用を補償するために使用される。２進化１０進
数システムおよび２進数シ３ステムの説明は，１９６２
年にＭｃＧｒａｗ−ＨｉｌｌＢＯＯｋＣＯｍｐａｎｙ，
Ｉｎｃ．により刊行されたＹａＯｈａｎＣｈｕ著「デイ
ジタル・コンピユータの設計基礎事項］なる文献に見出
されよう。

事例として．２進化１０進法で例えば１０００＜！：．
０１０１でそれぞれ示される２つの数．８と５の和は１
３の結果となり、これは２進形態で１１０１として表わ
される。しかし、結果を２進化１０進数で示さなければ
ならない場合，この数１３は０００１００１１として表
わされ、ここで最初のプロツクの１とＯは１３の内の１
を，又第２のプロツクは１３の内の３を示す。従来技術
のシステムにおいては、訂正は、算術演算の間に桁送り
があつたかどうか、又加算と減算のどちらが行われるか
を含む種々のテスト条件に応答して付勢される特殊ロジ
ツクを用いる６増し訂正法の使用によつて行われて来た
。

基本的には、このような従来技術のシステムにおいては
，桁送りおよび演算タイプの制御下で、オペランドの１
つに６を加算し結果から６を減算することによつて６増
し訂正か行われる。第６図はこのような従来技術のシス
テムを示している。レジスタ３００における第１のオペ
ランド０ＰＩは２進ＡＬＵ３Ｏ６の１つの入力に直接接
続される如く示される。レジスタ３０２における他のオ
ペランド０Ｐ２は、条件付き加算６ロジツク３０６の入
力側に接続される。前記のテスト条件に従つて、ロジツ
ク３４が付勢され、こうして加算６により条件付けられ
る如く０Ｐ２が２進ＡＬＵ３Ｏ６の他の入力側で受取ら
れる。ＡＬＵ３Ｏ６により得た結果は、このようなテス
ト結果に応答して付勢される条件付き減算６ロジツク３
０８により受取られ、プロツク３１０に示す如き正しい
結果を得る。明らかなように、３つ以上の謂ゆる電子チ
ツプを要する両ロジツク３０４と３０８はシステムに対
する負担を増やす。本発明の装置も又６増し訂正法を用
いるが、第７図の簡単な図に、又更に詳細に第８図に示
される如く僅かなロジツクで済む。

両方のオペランドＢＦｌ（３０５）およびＲＦ２（３５
２）は２進ＡＬＵ３５４即ちＲＡＬＵｌ２の入力側で受
取られる。２進ＡＬＵ３５４は第８図において、各々が
４ビツトの情報記憶域を有するゾーンおよび桁セクシヨ
ンを含むように示される。

本発明によれば、桁セクシヨンに対するオペランド入力
のみを使用する。ゾーン・セクシヨン出力は２進桁送り
出力を得るため使用され、一般に６このゾーン・セクシ
ヨンは２進数に対してのみ使用され．ＢＦｌおよびＲＦ
２からの１桁のＢＣＤ数に対しては使用されない。第６
図の条件付き加算ロジツク３０４は使用されない。ＡＬ
Ｕ３５４の桁セクシヨン出力の一部は、プログラム可能
読出し専用メモリー（ＰＲＯＭ）又は固定読出し専用メ
モリ（ＲＯＭ）の如き１つのメモリー・チツプからなる
１０進訂正ロジツク３５６に対して接続される。ロジツ
ク３５６も又、それぞれ命令コードおよび桁送り条件を
受取るように結合された２つの制御入力３５８と３６０
の制御下にある。訂正されたＢＣＤ数の結果３６２は、
ロジツク３５６の出力（３ビツト）においてＡＬＵ３５
４の桁セクシヨン（１ビツト）から受取られる。ロジツ
ク即ちメモリー３５６の形態即ち内容は第９図に示され
る。第８図は、第７図のこのような装置の詳細、特にロ
ジツク３５６は対する桁送り入力３６０と操作入力３５
８に関してその詳細を示している。０Ｒゲート３５９と
３６１の使用により、もし２進モードであれば，ロジツ
ク３５６に対する桁送りおよび操作の入力が使用可能に
なる。

更に，もしＢＣＤ桁送りが行われれば．０Ｒゲート３６
１を介して桁送り入力３６０が使用可能状態になる。も
し１０進減算が行われれば、０Ｒゲート３５９を介して
操作入力３５８か使用可能となる。６増し訂正法の操作
の一例については、次に，（１）８と５の加算６および
（２）８から５の減算に関して示す。

８に対する２進化１０進（ＢＣＤ）表示は１０００であ
り，５に対しては０１０１となる。

ＢＣＤｌＯＯＯと０１０１の和は２進数１１０１即ち１
３を得る。この回答をＢＣＤ数で得るためには，最初無
条件に６を数の１つ例えば０１０１に加算する。こうし
て．０１１０（即ち、６）を０１０１（即ち，５）に加
えるとＢＣＤ数の１０１１を得る。この数ＢＣＤｌＯｌ
ｌを次に１０００に加えれば，桁送りにより２進数００
１１を得る。

桁送りがあるため、これ以上の演算プロセスが不必要で
、ＢＣＤ数の結果は０００１００１１６即ち桁送り（左
の４ビツト）と，桁送り（右の４ビツト）を伴わない結
果となる。もし桁送りがなければ、６は前記結果から２
の補数６を加えることにより減算されて答えを得る。例
えば、５＋３は，５＋３＋６の加算後桁送りを生じない
。このように，この加算に対する答えから６が減算され
て使用されることのない桁送りを伴う１０００を得る。
８から５を減算する際，どの数に対しても６の加算は生
じない。

その代りこの結果が桁送りについて検査される。本例に
よれば、この結果は桁送りを伴う００１１となり、これ
が答え００１１（即ち、３）を得６この桁送りはこの結
果においては使用されない。一方、もし桁送りかなけれ
ば、６が減算結果から減算されることになる。例えば、
５から８の減算、即ち借りによる１５から８の減算は桁
送りを伴わない１１０１を得る。次に、６は２の補数６
（即ち、１０１０）を加えることによつてこの結果１１
０１から減算され，これにより結果０１１１（即ち、７
）を得、桁送りは使用されない。要約すれば、このよう
に、加算では、６は無条件に１つのオペランドに加えら
れ、減算では無条件にこのような６の加算が生じない。

このように，６の加算は単に演算のタイプに依在する。
６は２つのオペランドの最初の和ブラス６の和の結果、
即ち、このような演算結果において桁送りがあるかどう
かに依存して２つのオペランドの減算の結果から減算さ
れる。

もし桁送りがあれば，ＢＣＤ形態の所望の結果が得られ
る。桁送りがなければ６減算６の演算は演算のタイブ即
ち加算又は減算とは独立的に開始される。前述のことか
ら、第６図に示す如き従来の技術のこのような６増し訂
正法はかなりの演算回数および関連するロジツクを必要
とする。

本発明によれば２第７図および第８図に示す如き２進Ａ
ＬＵ３５４による加算の―部およびその桁送りがあるか
どうか演算のタイプを示す指標によりアドレス指定され
るメモリーの使用によつて結果が得られる。第９図によ
れば６ロジツク即ちメモリー３５６を示す。

第９図のメモリーは，３２の異なる入力アドレスにより
アドレス指定可能な３２の場所を含んでいる。アドレス
指定される場所に従つて、別の出力が得られる。入力ア
ドレスは，中央の欄に注記を記入した左欄に示される。
ロジツク３５６の実際の記憶内容は右欄に示され、各場
所がアドレス指定されるならば生じる各出力を示す。ロ
ジツク３５６からの出力は訂正されたＢＣＤ桁送り出力
と３つの最上位ビツト０，１および２を含む。最下位の
ビツトは直接２進ＡＬＵ３５４から受取られる。この出
力はまた、第９図に示す如き桁が２より小さいかどうか
についての指標や他の指標（その内の３本迄の回線が第
８図に示されている）のような他のパラメータを含んで
よい。各場所においてビツト・スペースが許容されるが
（通常少くとも８ビツトが各記憶場所で使用可能である
）６他のパラメータがこうして各出力に含まれる。この
ような場所の各々が５つのビツトからなる入力アドレス
の使用によりアドレス指定され、最上位ビツトに対する
その内の３ビツト（ＡＬＵＯ〜２）が２進ＡＬＵ３５４
の出力から受取られる。

この入力アドレスの他の入力の１つが演算タイプを表示
し、２進数０は減算を表わす。他の入力は２進ＡＬＵ３
５４からのＢＣＤ２進桁送りが生じたかどうかを表示す
る。註記欄は，例えば最初の８つの場所に関しては演算
が桁送りを伴わないＢＣＤ加算が行われたことを示し、
最後の８つの場所に関しては桁送りを伴つた１０進減算
があつたこと、又は２進演算が行われたことを示す。

場所１１乃至１９については６適法の出力がない。この
ように、これ等の場所は使用される必要がない。もし使
用されれば６その出力は全て２進数１又は全て２進数零
を表示するように設定され得る。他の表記法は６例えば
場所１については．２進ＡＬＵ３５４から受取つた最下
位ビツトの２進レベルに従つて出力かＯ又はｌであるこ
とを表示する。

【図面の簡単な説明】 第１図は本発明を実施したシステムの全形態を示す図、
第２図は本発明のプロセサの操作シーケンス状態図、第
３図は本発明のプロセサのプロツク図，第４図は本発明
のプロセサの１つのレジスタの内容を示す図６第５図は
本発明の演算装置の詳細なプロツク図、第６図は従来技
術の装置のプロツク図、第７図は本発明の装置の簡単な
プロツク図，第８図は本発明の装置の更に詳細なプロツ
ク図、および第９図は本発明の装置の１０進演算訂正ロ
ジツクを示す図である。

Claims (1)

1. 【特許請求の範囲】 １ ２進演算を行うように構成された演算論理装置を用
   いて２進化１０進演算を行う装置において、（Ａ）２進
   化１０進形態の第１および第２オペランドについて２進
   算術演算を行つてその演算結果を与える２進演算論理装
   置と、（Ｂ）前記２進演算論理装置により行われる算術
   演算が加算であるか又は減算であるかを表わす第１の信
   号を与える第１の装置と、（Ｃ）前記２進演算論理装置
   に接続され、前記第１および第２オペランドについて前
   記算術演算が行われた結果キャリー出力が発生したとき
   に第２の信号を与える第２の装置と、（Ｄ）前記２進演
   算論理装置の算術演算結果と前記第１および第２の信号
   とに応答し、前記算術演算結果を２進化１０進形態の値
   に訂正する訂正ロジック装置と、を具備し、 （Ｅ）前記訂正ロジック装置は各々が２進化１０進数を
   保持する複数の記憶位置を含み、前記２進演算論理装置
   の算術演算結果と前記第１および第２の信号とからなる
   前記記憶位置のアドレスを受取るとこれに応答して対応
   する前記記憶位置の内容を前記２進化１０進形態の値に
   訂正された算術演算結果として与える；ことを特徴とす
   る２進化１０進演算装置。