JPS5868169A - メモリオペランド処理のためのバイト標識ビット形成用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本元明け、命令前準備プロセッサと、命令実行プロセン
サと、バッファメモリおよび作業メモリから成る共通の
メモリンステムとを有しフリーリオベランドを処理する
ための制イ卸回路であって、マイクロプログラム（でよ
り制御されるプロセッサがそれぞれ倍語幅の演突装負を
有し、凍だプロセンナとバッファメモリとの間またはバ
ックアメモリと作業メモリとの間のデータ交換がそ）１
ぞｒＬ焙語幅のデータ路金経て行なわれ、さらにマーキ
ング・ネットワークを用いて読出し寸たは書込みマイク
ロ命令に含ま八でいるＩｌ］御端報に関係してそのつど
のメモリオペランドの１面々のバイトがマーキングｉｉ
ｌ能であるメモリオペランドの処理のだめのＩ用御回路
に１契Ｉする。

十位能力階級のデータ処理装置Ｖ１゛シばしばｂわしΦ
るフリースバンド・テヒニク（Ｆ’ｌｊ、ｅｒ３ｂａｎ
ｄｔｅ−ｃｈｎｊｋ）で作動し、その際命令処理幻２つ
のプロセッサにより複数の並行して作動するステップで
イ■７りわノ″Ｌろ。この課罎−１ビ分（ブー、命令前
準１蒲ゾロセンサ（ブリプロセッサ）が本来の命令実１
ゴに先行しかつそノ１と並耐して命令読取り、命令翻訳
、オペランドアドレス計算およびメモリオペランドＭｉ
出しを行ない、他方命令実行プロセッサが本来の命令実
行とレジスタ群またｉ−ｊニバンファメモリまたは主メ
モリへの結果の書込みとを引き受けるように行なわノ１
で因る。このようにして多くの命令が時間的にオーバー
　ラップして処理さ九傅る。それにより命令処理スルー
ブツトの向上を達成するための前提条件は、メモリオペ
ランドの適当な前準備、たとえば倍語限界における左寄
せまたけ右寄せのアラインメンドナらびに脱出しおよび
書込みオペランドのバイト形式のマーキング、が行なわ
ノ１．ることである。このようなマーキングはたとえば
読出［７の１県に、関連バイトのみがたとえば倍語幅の
インターフェイスに伝達され、非関連バイトは零にセッ
トされるので、倍胎内のオペランドの位置に無（７）係
にいずれの場合にも統一的な倍語処理が保証されている
という利点を有する。書込みアクセスの際にもマーキン
グは、倍語幅のインターフェイスを介して伝達されかつ
倍語限界に分いて開始および（または）終了をしないオ
ペランドがマーキングにより単一の曹込み動作によりメ
モリに書込まれ得る点で有利である。

本発明の目的は、冒頭に記載した種類のｆｊｌ＋徒１回
路を、必要に応じて読出しバイトマーカーも瞥込みバイ
トマーカーも発せられ得るように汎用的に構成すること
である。

この［４的は本冗明によれば、特許請求の範囲第１項に
記載の制菌回路により達成される。

本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。以下、本発明の実施例を図面により１
子細に説明する。

第１図に示されている匍ｊ飴１回路はデータ処理装飯の
中央処理装置の構成部分であり、これをバッファメモリ
または作業メモリへの読出しおよび書込みアクセスの除
に支援する。フリースバンドテヒニクでオーバラップし
て命令処理を行なうデータ処ｊψ装尚でり；Ｙ中央処理
装置邸は２つのオートノマスな１０セツサにわけられて
おり、命令前準備プ命令読取り、命令翻訳、オペランド
アドレス計算尊およびＩＩＪ　律’ｌオペランドの読取
りを引き受け、他方本来の命令実行プロセッサは前準備
された命令を実行しかつ結果をレジスタ群に塘たけ主メ
モリまタハハックアメモリに記憶する。プロセッサとバ
ッファメモリとの間またはバッファメモリと作業メモリ
との間のデータ交換はそれぞれ倍語幅のデータ路を経て
行なわれる。両プロセッサはそれぞれ固有のマイクロプ
ログラムにより別々に匍」餌ｊ可能である。命令実行プ
ロセッサまたり：命令前準備プロセンサの読出しアクセ
スの屍、第１図（ｌζ示さ几ているｆ！＋１＋御回路が
子回路ィブ化され、その際に制御パラメータとしてその
つどのオペランドのアラインメントおよびその長さが用
すられる。命令実行プロセッサでは冴さが命令形式に応
じて２樽類の仕方で求められる。メモリーメモリ命令（
略してＳＳ命令とｎｆ−ぶ）の場合、長さは梗さ領域レ
ジスタ内に一時記憶さへ念虎さ領域から取り出さしくは
ビットυ〜３卦よび４〜７を有する部分長さ領域■・１
．Ｌ２が考覧される。長さ領域の・１または８ピントに
より８バイトを毬える長さの命令が構成さ九イ４華るが
１つの８バイト幅インターフェイスしか４在していない
ので、これらの侠さ領域ｒ、　　ｒ、］、　　Ｊ、２ｉ
先ず１つの３ヒ゛ント・コードに変換される。この変換
は良さ領域ロジックＬＦＬか１・位３ビット全、それよ
りも上位のビットがす・＼て′０”であれは、そのまま
通し、他方それよりも」−１４のビットが１つでも１１
＋１であれば、下位１（ピントのすべてを“ＩＩにして
通すことにより行なわ）′１．乙。そのつどの命令形式
に応じて、コード化された腿さ１１１丁・’、　　ＬＬ
’、　　Ｌ２’の１つが、マイクロ命令に含１れている
２ビツトのマイクロコードＭＢＣＥＩにより相当に制御
されるマルチプレクサＭＵＸ−Ｅｌを通過する。他の命
令形式でシま腿１Ｎステートメノドは長さ領域を介して
ではなく　ｌ＋’、Ｉ接にマイクロ命令内の伎ｈヒコー
ド領域、たとえはψ０出しベイト諸ｆたは倍飴を介して
行なわれ、その際それぞれ一支さ１バイト、４バイト寸
たは８バ・ｆトが光せら八る。この長さも３ビット−コ
ード（バイト−１）にコード変換され、その際、侵さ１
バイトに対しては組合わせＢ＝（１００、語に対しては
組合わせＷ＝０１１、ｔた倍語に対しては組合わせＤＷ
−１１，ｌがあてｌｄめられる。第２のマルチプレクサ
ＭＵｘ−Ｅ２ｉｍｌのマルチプレクサＭＵＸ−Ｅｌの出
力信号もしくば３゛つの３ビツト群Ｂ、　　ＷまたはＤ
Ｗの１つか梗さ値０ＰＬ−１ｉ’：ＸＵとして通過する
。第２マルチグレクサＭＵＸ−Ｅ２の？ｌｒｌＪｍｌは
同じくマイクロ命令に詮ま八でいる２ピントのマイクロ
コードＭＢＣ−Ｅ２（て、ｒ、り行なわれる。

命令前準備プロセンサの読出し命令の腺にはオペランド
長さは同じく３ビツト領域から取り出さ！″Ｌ、ｂ。す
なわち、オペランド侵さば、命令実行プロセンサの場合
と同・皺にコード化された藺さＬ′。

Ｌ１′、Ｌ２′として、もしくは直接梗さかバイト−１
で３ピント・コードとして含゛まれている直接陽さ領域
から敗り出される。そのつどのオペランド長さは、それ
ぞれマイクロ命令に含１ハでいる２ピツトのマイクロコ
ードＭＢＣＰを介してまたは制御ビットＳＴＢを介して
制御されるマルチプレクサＭ　ＩＩ　Ｘ　−Ｐ　］、　
、　　Ｍ　Ｕ　Ｘ　−Ｐ　２を通過する。

第２マル千グレクｆＭＵＸ−Ｐ２の出力端には、そのつ
どの命令形式（で応じた長さ値０ＰＬ−ＰＬＵが現われ
る。

そのつど命令前準４ｉｉＲプロセッサ捷たは命令実行プ
ロセッサの読出し命令から４出されたこの長さ値ＯＰ　
Ｌ　−Ｐ　Ｌ　Ｕ　′ｆたは０ＰＬ−ＥＸＵは、命令実
行プロセッサＥＸＵのアクセス信号Ｅ　Ｍ　Ａにより制
御さ九るマルチプレクサＭ　Ｕ　Ｘ　−Ｅ　Ｐ　Ｊを経
て第１７ノトマトリクスＳＭＩの制御入力端に通されろ
。すべての入力端にＩｌｇをセントされてイ／−Ｉ　Ｃ
の８ポジ／ヨンのシフトマトリクスは制御人力ψ；＾ｊ
　ＶＣｂえられｉｔｓさ１１白に１．ＩＳじて左方（・
て／フトされ、その咋に空白になるビットホ゛ジ／ヨン
には幅は反転され′そ一腿さ値に相当するので、たとえ
ば長さ値０ＰＬ−ＥＸＵ＝１１１　（８バイトに相当）
ではシフト振幅は０となり、その結果シフトマトリクス
ＳＭＩの８つの出力端のすべてに７１１が現わバる。そ
れに対して怪さ値がｆＪｌ］であれば、反転によジシフ
ト振幅は４ビツトとなるので、シフトマトリクスＳＭｌ
の出力端にはビット組合わせＪ　１　］、　１００００
が現われる。第１シフト７トリクス 幅をＯＶＣセットされる第２ンフトマトリクスＳＭ２を
経て真直ぐに通される。これらの出力は２群の入力端を
有するマルチプレクサＭ　Ｕ　Ｘ　−　Ｌ／Ｈの第１群
入力端Ｉｌｃ同順序でまたその第２詳入力端に逆順序で
与えられ、同順序の入力を通すか逆順序の入力ｆ，Ｊす
かは命令形式に関係するアラインメント制御信号Ａ　Ｒ
　Ｉ　−　Ｅ　Ｘ　Ｕ　！．たはＡＲＩ−ＰＬＵにより
相応に制御される。］０進ＳＳ命令の際にはアラインメ
ントが右寄せで行なわれるので、バｈ　Ｊ：！Ｊ、外の
すべての命令の際にはアラインメントが左寄ぜで行なわ
れるので、バイトマーカーは同１ｃ１１序で出力される
。こうして読出しバイトマーカーはオペランド時さおよ
びオペランド・アラインメントに１約１糸してト表のよ
うに１杉成される。

ａ）左寄せされたオペランドの場合 ｂ）右寄せされ：たオペランドの」烏合Ｘｆ％１１：ｐ
バーｊｌ− ０′、τチ（中入 １そさ〉８バイトでは常にすべてのバイトがＸで占めら
れている。

オペランドが倍語限界に立っておらずかつオペランド時
さが単一のアクセスにより求められ得ない場合、たとえ
ば１６バイト幅のパンツアメモリ行においてオペランド
アドレスかバイト１４を指示し、オペランド領域が１１
昇アドレスに位置しかつオペランド長さが２バイトより
も大きい場合には、自動的に第２０の牌、出しアクセス
が開始されがつオペランドが最大用能な長さに倍語によ
り補われる。このメモリアクセスの間、中央処理装置ｉ
ａ停止Ｆさｎる。既に読１れたバイトと新たに到来する
バイトとの組立はバックアメモリ出力レジスタ内で行な
われる。いずれの場合にも読出しバイトマーカーは、メ
モリ内のオペランドの位置と無１カイ糸に、専ら麦さに
合わされる。

命令読取り自体の際にはシフトマトリクスＳＭＩもシフ
トマトリクスＳＭ２もリングシフト（ｃセットされる。

その隙には、いずれの場合にもすべての８バイトが伝達
されるこ七になるので、オペランド−長さは全く役割を
演じ々い。すべての入力が１１′にセットされているの
で、リングシフトの際にはオペランド長さに無関係に出
力端には同様（〆こ１１“のみが現われる。

第１図による回路は若干拡張された形態で書込みバイト
マーカーの発生にも用いられる。バッファメモリ捷たけ
作業メモリにオペランドを書込む際、グロセノリ−とメ
モリとの間のインターフェイスが８バイト幅の場合には
８つのバイトマーカーを介してメモリに、倍胎内のどの
バイトが変史されるべきかが知らさ八る。曹込みバイト
マーカーの発生の際のパラメータは オペランドのバイトアドレス オペランドの長さ オペランドのアラインメント 最初の臀込みの制征（量 である。

酷令実付プロセツザ内ではアラインメントおよびオペラ
ンド長さかマイクロ命令１倍語ＳＳｉ抗め”の場合と同
様に評仙Ｉされる。命令前準備グロセツザ内では読出し
の場合と同様にアラインメントおよびオペランド長さく
直接の長さ指示のみ）がマイクロ命令語から取り出され
る。読出しの場合と異なり、畳込みの場合には、そのつ
どのパ１ドアドレスＡＤＨ−ＥＸＵ丑たはＡ、　Ｄ　Ｒ
−Ｐ　ＬＵによりまたそのつどのアラインメント？ｌｌ
’ｌ　？Ｉ’ｌｌ　Ｗｇ　号ＡＲＩ−ＥＸＵまたはＡＲ
ニーＰＬＵにより制御される第２ンフトマトリクスＳＭ
２がアラインメントに用いられる。そのつどの処理の仕
方を規定するアドレスまたはアラインメント制御信号は
マルチプレクサＭＵＸ−ＥＰ２またはＭ　ｕ　ｘ　−Ｅ
　Ｐ　３を介してアンド回路ＵＧＩのそれぞれの入力端
に与えられる。このアンド回路の出力１百号により第２
シフトマトリクス１９Ｍ２のビットは右方にソフトされ
、その際にオペランド領域は、そのつどの−督込み４）
１期アドレスから堅で、上昇アドレス（ＳＳ形式ロジッ
ク）にもＴ１洋゛アドレス（ＳＳ形弐１０進）にも位り
し得る。７７日辰幅に関１．で、これｈｏ　左寄せ六方
かオペランドに持ｔ−てはアドレスが直４〆に、′！ト
た右寄せされたオペランドに対してはアドレスがその；
′甫イ交として用いられることを慧味する。

こうしてマルチブレフサＭＵＸ−Ｌ／Ｈの出力端にＢ　
パラメータすなわちバイトアドレス、オペランド長さお
よびオペランドアラインメントの関係して１表に示す書
込みバイトマーカーが生ずる。

以 一ト 余 白 １　　：　　１　　　　　　　　　　　１２１　　１　
　　　　１　　　　’ ３　　　１　　　　　　１　　　　： ０　１４、　　　　　＋　　　　　　　　１　　　　’
□ １　　　　　４、、　　　　　　　１１．　　　　　１
１　　　　　　ｊ５’　　　　　　　　　　　１１１　
　　　　　　１１１　Ｊ　：　１１１　　　１１　　　
　　１７）　　　　　　　　　　　１．　　　　　　　
１１１゜！　　７　１　　　　　　　１’１１１１１１
１１ｊこ７ｔ−＆でに説明した作動の仕方は最初の曹込
みに対してのみあてはまる。最初の惟込みの際のみバイ
トアドレスが考慮されなけ几ばならず、この７１月υ１
アドレスから出兄してそのつどすべての後続バイトが倍
語１沢界まで簀込丑れる。オペランドが申−の１外１Δ
みｊ尚稈（でよりメモリに書込まれイ桿ない場合には、
ｂ″しいてバイト０における曹込み過程（ロジックオペ
ランドの場合）または・くイト７にふ・ける計込みＪ１
局程（１（ｌ　１ｆｆｉオペランドの場合）か開！宿す
る。この経過を制御するため、命令実行ブロセンザ内に
、最初の畳込みの前にセットされかつ第２０の、Ｘ月込
みの前にリセットされるマーカー・フリンフフロツプが
設けられている。この場合、シフトマトリクスＳ　Ｍ　
２は自肪１的にソフトＩＦｚ　Ｑ＆ｉ　（−１に七ソ卜
されなければならない。そのために第１のアンド回１１
゛９己Ｉ　Ｇ　、Ｌとンノト７トリクスＳＭ２の１１ｉ
１１　ｒｌ’ｌｌ入力Ｉ’ｈ４との１川こりイＫ　′＋
ｉ’　ｈ’ｈに第２のアンド回路ｕｏ２か設＆ｉ　ｌ”
、れてお・す、ての第２の入力端Ｑゴオの命令１．ＳＯ
の際または脱出し命令ＬＢの際に信号路が遮ＮＵｒされ
るように制御され得る。

ＳＳ命令のマイクロプログラミングの際には、さらに、
なお書込むべきバイトの部分か求められることが必要で
ある。この部分の大きさは差引回路５ＵＢＴ内で、第２
図に概要を示されて驕るように、オペランド長さＯＰＬ
から書込みアクセスの際に畳込み可能バイト数５ＢＢ７
差引くことにより求められる。オペランド長さは’ｔＨ
ｌ’１ｌｌｉ命令の開始の際１（浸さレジスタＬＧ−Ｒ
ＥＧに記憶される。

１込みアクセスの際に舎込み用＋１ヒバ１ト数５ＢＢ（
は、書込みの際にセットされかつ論理ネットワークＶＫ
Ｎ内でパラメータすなわちオペランドアラインメント、
最初の書込みの制御量すよび誓込みバー′＋ドアドレス
からｆ尋られるバイトマーカーのオ■と同一である。谷
書込み過程の際、そのつど残さ八ているＨペランド残仔
−長さか、更さレジスタＬＧ−ＲＥ　Ｇ内で実状さ７″
Ｌる。

−口ΔみｎＪ’ｉ屯バイト数ＳＢＢはメモリアクセスの
可（に財（・′（知ｒ−）′ｔＬでいる。従って、残１
′７：書込みυさに関する＋が肴は書込みアクセスの実
行の前に１既Ｇて行・ｔうことかで＠る。検査１残存書
込み冴さ負Ｒ８Ｉ、Ｎ“１ｄ次のことを示す。この検査
か満足さ八でいわば、オペランドは次回の−、す込みｊ
７（５程で完全にメモリに居込１れる。他方、この検査
が満足されていなげ：ｔ′Ｌｔ寸、オペランドは次回の
１り込み過程で丑だ見金にに１メモリに涯込寸れｌい。

この検査を竹なうことにより、プログラノ、をループで
進行させ、１だゾログラム実行時間と灼く保つことかｂ
Ｊ能になる。

【図面の簡単な説明】

第１図り計１出しおよび書込みバイトマーカーを４Ｌ生
する回路のブロック図、第２図は残存１．込み長さを試
験する回路のブロック図である。 ＡＤＲアト１／ス、ＡＲＩ・・アラインメント■出御１
．−ｉ−リ、）ｉ　Ｘ　Ｕ・・宿合実行プロセッサ、Ｌ
、■、■。 Ｌ　２・・命令の投さｂ置載、ＬＩＴＢ・・リテラル￥
Ｉα域、ｌｉｔ　Ｂ　Ｃ翫　Ｍ　Ｂ　ＣＰ　・マイクロ
コード信号、！、ＩＩ　Ｕ　Ｘ・・マルチプレクサ、Ｏ
Ｇ・・オア回路、０１）Ｌ・・−交さ値、Ｐ　Ｌ　Ｕ・
・命令前進イ！ｍプロセッサ、ＳＭ・・シフトマトリク
ス、ＵＧ・・アンド回路。 ＩＧ　２

Claims (1)

1. 【特許請求の範囲】 １）命令前塾備プロセッサと、命令実行プロセンサと、
   バッファメモリおよび作業メモリがら成る共通のメモリ
   ／ステムとを有り、７１）−スパント原理で作動するデ
   ータ処理装置内でメモリオペランドを処理するだめの匍
   ］御回路テアって、マイクロプログラムにより制御され
   るプロセッサがそノ１ぞれ倍語幅の演算装置を有し、寸
   だプロセッサとバッファメモリとの間またはバッファメ
   モリとｆｆ［メモリとの間のデータ交換がそ）１ぞれ倍
   、ｉ８幅のデータ路を＋＋−＋＝で１丁なわれ、さらに
   マーキノダ・ネットワークを用いて悄、出しまたは誉込
   みマイクロ命令に含まれている匍」御情報に関１糸して
   そのつどのメモリオペランドのイ向々のバイトかマーキ
   ングミＪ能である制剤１１回路に８いて、８ポ　　Ｊ　
   ／ｌ　ｌ”ジンヨンの第１０ンフトマトリクス（ＳＭＩ
   ）が設けられており、この第１のンフトマトリクスｆｄ
   入力側をそれぞｎ”１“でセットｎ」能であり、丑だ命
   令実行プロセッサ（Ｅ　Ｘ　Ｕ　）または命令前準備プ
   ロセッサ−（Ｐ　Ｌ　Ｕ　）のその一つどのマイクロ命
   令に面接にまたげコード化されてなまれでいる長さ１直
   （ＯＰＴ、−ＥＸＵ。 ＯＰＩ・−Ｐ　Ｔ、　Ｕ　）に関係して左寄せを相応の
   バイト振幅で実行し、その際にそれぞれ空白になるポジ
   ションには相応の個ｌりのＩｏｌが後からシフトされ、
   第１ノツトマトリクス（ＳＭＩ）の各出力端は同じく８
   ポジシヨンの第２のシフトマトリクス（８Ｍ２）の各］
   っの入力端と接続さ八ており、この第２シフトマトリク
   スは命令形式゛またはそのオペランドアラインメノトに
   応じて直接にアドレス（ＡＤＦＩ−ＥＸＵ、ＡＤＲ−Ｐ
   ＬＵ）にまたはそれらの補数に関係して相応の右寄せと
   実行し、寸だ’ｌｘ　２　”’ノドマトリクス（Ｓ　Ｍ
   　２　）の出力・喘は２計の入力端を有するマルチプレ
   クサ（Ｍ　Ｕ　Ｘ　−Ｌ　／　Ｒ）　＋７）第］、　Ｌ
   ＪｉＫ同＋１１Ｌ’ｉｌ？；Ｔ′＋たその第２群入力端
   に逆ＩＩｍ序で接続されており、このマルチプレクサは
   マイクロ命令（（金型れている命令形式に関係するアラ
   インメント？ｔｒｌｌ　？ｉ￥１１　ｊｊ；　号（ＡＲ
   Ｉ−ＢＸＵ、　　ＡＲＩ−ＰＬ　Ｏ）により設定ｉ’ｌ
   能であり、壕だその出力☆；Ｍ（・てオペランドの胱出
   し丑た（寸書込みずべき各バイトに対して１つのバイト
   標識ビット（ＢＭＯ・・・７）が埃わ九ることを特徴と
   するメモリオペランドの処理のだめの制御回路。 ２）命令実行プロセッサ（ＥＸＵ）内でイソさ値（ＯＰ
   　Ｔ、　−Ｅ　Ｘ　［Ｊ　）をそのつどの命令形式に関
   係して形成するため、相応の命令の長さ領域（Ｌ、　　
   ＩＩ　］、、　　ＬＬ２　）から＝％出ｉｉＪ能な３ビ
   ツトｙ洋か第１のマルチプレクサ（Ｍ　Ｕ　Ｘ　−Ｅ］
   −、）の谷１つの入力端に力えられてあ・ｖ、この第１
   マル千グレク＋ｆ（ＭＵＸ−Ｅ、ｌ）の出力が命令）（
   ＊弐にｉ、：してバイトを台または１音飴アドレスから
   １、％出された仙の：（ビット群と共に第２のマルチプ
   レクサ（ＭＵＸ−Ｅ２）の各１の入力端に与えられてお
   り、また両マル千プレク廿がマイクロ命令に含まれてい
   るマイクロコード信号（ＭＢｃｐｌ、、２）により、そ
   のつどの命令形式に対応つけられた３ビ・刈・群を第１
   シフトマトリクスを制御する長さ価（ＯＰＬ−ＥＸＵ）
   として通過させるよう（（制御され得ることを特徴とす
   る特許請求の範囲第１項記載の制往１回路。 ：））命令前準備プロセッサ（ＰＬＵ）内で炎さｆＢ（
   ４（ｏ　Ｐ　Ｌ　−Ｐ　ＩヨＵ）をそのつどの命令プヒ
   式に関係して形成するため、相応の命令の灸さ領域（Ｔ
   ４．ＬＬ、Ｌ２）がら傅１月角能な３ビット群が第Ｊの
   マルチプレクサ（ＭＵＸ−ＰＩ）の各１つの久カψｊＭ
   に与えられており、この第１マルチプレクサ（ＭＵＸ−
   ＰＬ）の出力とリテラル領域（ＬＩＴＢ、）ＰＩで用意
   さカ、：ｔ３ビット群とが第２のマルチプレクサ（ＭＵ
   Ｘ−Ｐ２）の各１つの入力端に与えられており。 才だ両マル千プレクサがそのつどのマイクロ命令に含−
   まれているマイクロコード信号（ＭＢＣＰ）＋′こより
   または制御ビット（ＳＴＢ）により、そのつどの命令形
   式に対応うけられ、た３ビット群金第１−シフトマトリ
   クスを制御する１にさ値（ＯＰ　Ｌ　−Ｐ　Ｌ　Ｕ　）
   として通過さ（力るようにＩＩＩ　ｔｌ！さｈ得ること
   を特徴とする特６ト請求の範１７１Ｊ第１項才たけ第２
   項ｄピ載の制御回路。 ４）命令実行プロセッサ（ＥＸＵ）また（１命令前辺備
   プロセッサ（ＰＬＵ）のマイクロ命令（で含まれている
   アドレス（ＡＤＲ−ＥＸＵ。 Ａ　Ｄ　Ｒ−Ｐ　Ｌ　［１）−４たけそれらの補数と、
   同じく７１クロ命令に含−士れでおり命令形式に１９１
   １ホしてオペランドを左寄せ−または右寄せするだめの
   アラインメント制ｈ＋信号（ＡＲＩ　−ＥＸＵ、ＡＲＩ
   −ＰＴ、Ｕ）とがアンド回路（す、その出力信号が第２
   ７フトマトリクス（８Ｍ２）に対するシフト振幅として
   用いられていることを特徴とする特許請求の範囲第１項
   ないし第３頃のいずれかに記載の制御ｊ回路。 ５）アンド回路（Ｕ　Ｇ　１　）と第２７フトマトリク
   ス（８Ｍ２）との間の信号路にもう１つのアンド回路（
   ｕｏ２　）が挿入されており、その第２の入力端がオア
   回ＩＪｂ　（ＯＣ）　）を介して、胱出し命令の１余ま
   たね：最初の督込み命令以外の各層込み命令の際に信号
   路が遮断され−それ例より第２シフトマトリクス（８Ｍ
   ２）のソフト振幅が零にセットされるように制御され得
   ることを特徴とする特許請求のわ４囲第１１記載のＷｉ
   ｌｌ　ｆｆ’ｊ１回路。