JPH02146641A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02146641A JPH02146641A JP29942988A JP29942988A JPH02146641A JP H02146641 A JPH02146641 A JP H02146641A JP 29942988 A JP29942988 A JP 29942988A JP 29942988 A JP29942988 A JP 29942988A JP H02146641 A JPH02146641 A JP H02146641A
- Authority
- JP
- Japan
- Prior art keywords
- data
- gates
- input terminal
- gate
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000717 retained effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は情報処理装置に使用される記憶装置に関し、特
に、ビット・オア・ライト・コマンドに応答してビット
・オア・ライト動作を実行する記憶装置に関する ［従来の技術］ 一般に、この種の記憶装置は、データを記憶するための
記憶部と、該記憶部へのデータの書き込みや該記憶部か
らのデータの読み出しを制御する制御部を有し、前記制
御部が主プロセツサからビット・オア・ライト・コマン
ド（特定のコマンド）を受けた時、該１１す御部の制御
下でビット・オア・ライト動作を行う。
に、ビット・オア・ライト・コマンドに応答してビット
・オア・ライト動作を実行する記憶装置に関する ［従来の技術］ 一般に、この種の記憶装置は、データを記憶するための
記憶部と、該記憶部へのデータの書き込みや該記憶部か
らのデータの読み出しを制御する制御部を有し、前記制
御部が主プロセツサからビット・オア・ライト・コマン
ド（特定のコマンド）を受けた時、該１１す御部の制御
下でビット・オア・ライト動作を行う。
このような記憶装置において、ビット・オア・ライト動
作は以下のように行なわれる。すなわち、前記制御部は
、ビット・オア・ライト・コマンドを受けると、前記記
憶部から、そのビット・オア・ライト・コマンドと共に
主プロセツサから送られてきたアドレス信号の示すアド
レスのデータを読み出す。読み出されたデータは、その
複数ビットのうち特定のビットが、各々、ＯＲゲートに
よって論理“１”との論理和をとられた状態で（すなわ
ち、前記特定のビットの各々は、それが論理“０”であ
ろうと論理“１”であろうとも、強制的に論理“１″に
された状態で）、残りのビットは、各々、ＯＲゲートに
よって論理“０″との論理和をとられた状態で（すなわ
ち、残りのビットは、そのままの状態で）、前記記憶部
の同じアドレスに前記制御部の制御下で書き戻される。
作は以下のように行なわれる。すなわち、前記制御部は
、ビット・オア・ライト・コマンドを受けると、前記記
憶部から、そのビット・オア・ライト・コマンドと共に
主プロセツサから送られてきたアドレス信号の示すアド
レスのデータを読み出す。読み出されたデータは、その
複数ビットのうち特定のビットが、各々、ＯＲゲートに
よって論理“１”との論理和をとられた状態で（すなわ
ち、前記特定のビットの各々は、それが論理“０”であ
ろうと論理“１”であろうとも、強制的に論理“１″に
された状態で）、残りのビットは、各々、ＯＲゲートに
よって論理“０″との論理和をとられた状態で（すなわ
ち、残りのビットは、そのままの状態で）、前記記憶部
の同じアドレスに前記制御部の制御下で書き戻される。
従来のこの種の記憶装置では、前記読み出されたデータ
の複数ビットに対応した複数のＯＲゲートのうち、どの
ＯＲゲートに論理“１”を与えるかの設定は、その記憶
装置に倫えられたスイッチやバックボード等の設定手段
をマニュアルに操作することにより行なわれていた。
の複数ビットに対応した複数のＯＲゲートのうち、どの
ＯＲゲートに論理“１”を与えるかの設定は、その記憶
装置に倫えられたスイッチやバックボード等の設定手段
をマニュアルに操作することにより行なわれていた。
［発明が解決しようとする課題］
従って、従来の記憶装置では、複数のＯＲゲートのうち
、どのＯＲゲートに論理“１”を与えるかの設定や変更
に人手による操作が必要であり、このような設定や変更
を、上位装置としてのサービスプロセッサからの指令に
よって自動的に行うことができないという欠点がある。
、どのＯＲゲートに論理“１”を与えるかの設定や変更
に人手による操作が必要であり、このような設定や変更
を、上位装置としてのサービスプロセッサからの指令に
よって自動的に行うことができないという欠点がある。
本発明の課題は、複数のＯＲゲートのうち、どのＯＲゲ
ートに論理“］”を与えるかの設定や変更を、上位装置
からの指定信号に応答して、自動的に行うことができる
記憶装置を提供することにある。
ートに論理“］”を与えるかの設定や変更を、上位装置
からの指定信号に応答して、自動的に行うことができる
記憶装置を提供することにある。
［課題を解決するための手段］
本発明によれば、
Ｎ （Ｎは２以上の整数）ビットからなるデータを記憶
している記憶部と、 該記憶部に接続され、特定のコマンドとアドレス信号に
応答して、前記記憶部から前記アドレス信号にて示され
たアドレスの前記データを読み出しデータとして読み出
すための制御手段と、前記読み出しデータを保持データ
として保持する読み出しデータ保持手段と、 前記保持データの前記Ｎビットに対応して設けられ、各
々が、前記保持データの各ビ・ソトを前記記憶部に供給
するＮ本の供給ラインと、前記Ｎ本の供給ラインのうち
ｒめ定められた少なくとも２本の供給ラインにそれぞれ
挿入接続され、各々が、前記保持データの対応ビ・ント
を受ける第１の入力端子と、第２の入力端子と、これら
第１および第２の入力端子の信号のＯＲ信号を前記記憶
部に出力する出力端子とを持っている少なくとも２個の
ＯＲゲートとを、有する記憶装置であって、 前記制御手段は、さらに、前記Ｎ本の供給ラインを介し
て前記記憶部に句、えられているデータの各ビットを、
前記アドレス信号にて示された前記記憶部の前記アドレ
スの対応ビット位置に書き戻すためのものである前記記
憶装置において、上位装置からシリアルバスを介して受
けた、前記中なくとも２個のＯＲゲートのうち前記第２
の入力端子に論理“１”を与えるべき少なくとも１個の
ＯＲゲートを指定するシリアルな指定データを、パラレ
ルな指定データに変換する変換手段と、前記パラレルな
指定データを保持する指定データ保持手段と、 前記指定データ保持手段と前記少なくとも２個のＯＲゲ
ートの前記第２の入力端子とに接続され、前記少なくと
も２個のＯＲゲートのうぢ、前記指定データ保持手段に
保持された前記パラレルな指定データにて指定されたＯ
Ｒケートの前記第２の入力端子に論理゛１″を与えるデ
コーディング手段とを合することを特徴とする記憶装置
が得られる。
している記憶部と、 該記憶部に接続され、特定のコマンドとアドレス信号に
応答して、前記記憶部から前記アドレス信号にて示され
たアドレスの前記データを読み出しデータとして読み出
すための制御手段と、前記読み出しデータを保持データ
として保持する読み出しデータ保持手段と、 前記保持データの前記Ｎビットに対応して設けられ、各
々が、前記保持データの各ビ・ソトを前記記憶部に供給
するＮ本の供給ラインと、前記Ｎ本の供給ラインのうち
ｒめ定められた少なくとも２本の供給ラインにそれぞれ
挿入接続され、各々が、前記保持データの対応ビ・ント
を受ける第１の入力端子と、第２の入力端子と、これら
第１および第２の入力端子の信号のＯＲ信号を前記記憶
部に出力する出力端子とを持っている少なくとも２個の
ＯＲゲートとを、有する記憶装置であって、 前記制御手段は、さらに、前記Ｎ本の供給ラインを介し
て前記記憶部に句、えられているデータの各ビットを、
前記アドレス信号にて示された前記記憶部の前記アドレ
スの対応ビット位置に書き戻すためのものである前記記
憶装置において、上位装置からシリアルバスを介して受
けた、前記中なくとも２個のＯＲゲートのうち前記第２
の入力端子に論理“１”を与えるべき少なくとも１個の
ＯＲゲートを指定するシリアルな指定データを、パラレ
ルな指定データに変換する変換手段と、前記パラレルな
指定データを保持する指定データ保持手段と、 前記指定データ保持手段と前記少なくとも２個のＯＲゲ
ートの前記第２の入力端子とに接続され、前記少なくと
も２個のＯＲゲートのうぢ、前記指定データ保持手段に
保持された前記パラレルな指定データにて指定されたＯ
Ｒケートの前記第２の入力端子に論理゛１″を与えるデ
コーディング手段とを合することを特徴とする記憶装置
が得られる。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図を参照すると、本発明の一実施例による記憶装置
１０は、Ｎ （Ｎは２以上の整数）ビットからなるデー
タを記憶している記憶部１１を有している。記憶部１１
に接続された制御手段１２は、後に詳述するように、主
プロセツサ（図示せず）からシステムバス１３を介して
受けたビット・オア・ライト・コマンド（特定のコマン
ド）およびアドレス信号に応答して、記憶部１１から前
記アドレス信号にて示されたアドレスの前記データを読
み出しデータとして読み出す。この読み出しデータは、
読み出しデータ保持手段としてのリードデータレジスタ
１４に、保持データとして保持される。
１０は、Ｎ （Ｎは２以上の整数）ビットからなるデー
タを記憶している記憶部１１を有している。記憶部１１
に接続された制御手段１２は、後に詳述するように、主
プロセツサ（図示せず）からシステムバス１３を介して
受けたビット・オア・ライト・コマンド（特定のコマン
ド）およびアドレス信号に応答して、記憶部１１から前
記アドレス信号にて示されたアドレスの前記データを読
み出しデータとして読み出す。この読み出しデータは、
読み出しデータ保持手段としてのリードデータレジスタ
１４に、保持データとして保持される。
この時、セレクタ１５は、制御手段１２の制御下で、６
前記保持データをそのＮビットに対応して設けられたＮ
本の供給ライン３０１乃至３ＯＮに与える。この際、Ｎ
本の供給ライン３０１乃至３ＯＮの各々は前記保持デー
タの各ビットをメモリライトレジスタ１８を介して記憶
部］１に供給する。Ｎ本の供給ライン３０１乃至３ＯＮ
のうち予め定められた少なくとも２本の供給ラインには
、それぞれＯＲゲート・か挿入接続されている。本実施
例では、すべての供給ライン３０１乃至３ＯＮにＯＲゲ
ート１７１乃至１７Ｎが挿入接続されている。ＯＲ回路
部１６はＯＲゲート−１７１乃至１７Ｎを含む部分であ
る。
前記保持データをそのＮビットに対応して設けられたＮ
本の供給ライン３０１乃至３ＯＮに与える。この際、Ｎ
本の供給ライン３０１乃至３ＯＮの各々は前記保持デー
タの各ビットをメモリライトレジスタ１８を介して記憶
部］１に供給する。Ｎ本の供給ライン３０１乃至３ＯＮ
のうち予め定められた少なくとも２本の供給ラインには
、それぞれＯＲゲート・か挿入接続されている。本実施
例では、すべての供給ライン３０１乃至３ＯＮにＯＲゲ
ート１７１乃至１７Ｎが挿入接続されている。ＯＲ回路
部１６はＯＲゲート−１７１乃至１７Ｎを含む部分であ
る。
ＯＲゲート］７１乃至１７Ｎの各々は、前記保持データ
の対応ビットを受ける第１の入力端子と、第２の入力端
子と、これら第１および第２の入力端ｒの信号のＯＲ（
論理和）信号を記憶部１１に出力する出力端子とを有す
る。
の対応ビットを受ける第１の入力端子と、第２の入力端
子と、これら第１および第２の入力端ｒの信号のＯＲ（
論理和）信号を記憶部１１に出力する出力端子とを有す
る。
制御手段］２は、さらに、Ｎ本の供給ライン３０１乃至
３ＯＮを介して記憶部１１に与えられているデータの各
ビットを、前記アドレス信号にて示された記憶部１１の
前記アドレスの対応ビット位置に書き戻す。
３ＯＮを介して記憶部１１に与えられているデータの各
ビットを、前記アドレス信号にて示された記憶部１１の
前記アドレスの対応ビット位置に書き戻す。
ＯＲケ−１−１７１乃至１７Ｎの前記第２の入力端子に
は設定手段１つか接続されている。設定手段１９のシリ
アルパラレル変換部２１は、上位装置としてのサービス
プロセッサからシリアルバス２０を介してシリアルに転
送されてきたシリアルな指定データ（これは、ＯＲゲー
ト１７１乃至１、７ Ｎのうち前記第２の入力端子に論
理“１”を１５えるべき少なくとも１個のＯＲゲートを
指定している）を受け、それをパラレルな指定データに
変換する。
は設定手段１つか接続されている。設定手段１９のシリ
アルパラレル変換部２１は、上位装置としてのサービス
プロセッサからシリアルバス２０を介してシリアルに転
送されてきたシリアルな指定データ（これは、ＯＲゲー
ト１７１乃至１、７ Ｎのうち前記第２の入力端子に論
理“１”を１５えるべき少なくとも１個のＯＲゲートを
指定している）を受け、それをパラレルな指定データに
変換する。
指定データレジスタ（指定データ保持１９段）２２は前
記パラレルな指定データを保持する。
記パラレルな指定データを保持する。
指定データレジスタ２２とＯＲゲート１７１乃至１７Ｎ
の前記第２の入力端子とにはデコーダ（デコーディング
手段）２３が接続されている。
の前記第２の入力端子とにはデコーダ（デコーディング
手段）２３が接続されている。
このデコーダ２３は、制御手段１２が前１紀ビツト・オ
ア・ライト・コマンドを受けている時、発生する制御信
号２４によって、動作状態となり、指定データレジスタ
２２に保持された前記パラレルな指定データにて指定さ
れたＯＲゲートの前記第２の入力端子に論理“］”を与
える。詳細には、デコーダ２３は、指定データレジスタ
２２の出力値をデコードし、前記パラレルな指定データ
にて指定されたＯＲゲートの前記第２の入力端子に論理
“１″を与え、残りのＯＲゲートの前記第２の入力端子
には論理“Ｏ″を与える。
ア・ライト・コマンドを受けている時、発生する制御信
号２４によって、動作状態となり、指定データレジスタ
２２に保持された前記パラレルな指定データにて指定さ
れたＯＲゲートの前記第２の入力端子に論理“］”を与
える。詳細には、デコーダ２３は、指定データレジスタ
２２の出力値をデコードし、前記パラレルな指定データ
にて指定されたＯＲゲートの前記第２の入力端子に論理
“１″を与え、残りのＯＲゲートの前記第２の入力端子
には論理“Ｏ″を与える。
前記シリアルな指定データは、例えば、この記憶装置１
０と前記主プロセツサとを含むシステムの立ち上げ時に
、前記サービスプロセッサのファムウェア等により自動
的に発生され、シリアルバス２０を介して記憶装置１０
に与えられる。
０と前記主プロセツサとを含むシステムの立ち上げ時に
、前記サービスプロセッサのファムウェア等により自動
的に発生され、シリアルバス２０を介して記憶装置１０
に与えられる。
次に、制御手段１２の具体的な構造および詳細な動作に
ついて説明する。
ついて説明する。
前記主プロセツサは、前記ビット・オア・ライト動作を
記憶装置１０に実行させる時には、システムバス１３に
前記ビット・オア・ライト・コマンドと前記アドレス信
号とを時分割に転送し、記悌、装置１０に読み出し動作
を実行させる時には、読み出しコマンドと読み出しアド
レス信号とを時分割に転送し、記憶装置１０に書き込み
動作を実行させる時には、書き込みコマンドと書き込み
アドレス信号と書き込みデータとを時分割に転送する。
記憶装置１０に実行させる時には、システムバス１３に
前記ビット・オア・ライト・コマンドと前記アドレス信
号とを時分割に転送し、記悌、装置１０に読み出し動作
を実行させる時には、読み出しコマンドと読み出しアド
レス信号とを時分割に転送し、記憶装置１０に書き込み
動作を実行させる時には、書き込みコマンドと書き込み
アドレス信号と書き込みデータとを時分割に転送する。
制御手段１２の制御部２５は、システムバス１３に接続
され、それらのコマンドをデコードする。
され、それらのコマンドをデコードする。
制御部２５は、前記ビット・オア・ライト・コマンドを
デコードした時、それに続いて送られてくる前記アドレ
ス信号を、アドレスレジスタ２６に制御信号を与えるこ
とにより、アドレスレジスタ２６に保持させ、保持出力
を記憶部１１に供給させる。また、制御部２５は、記憶
部１１に読み出し指令信号を与え、記憶部１１から、ア
ドレスレジスタ２６に保持されている読み出しアドレス
信号の示すアドレスのデータを読み出す。この時、制御
部２５は、さらに、セレクタ１５にはリードデータレジ
スタ１４の出力を選択させる指７ｒＸｆ、、ｉ号を与え
ており、デコーダ２３にはそれを動作状態にする前記制
御信号２４を与えている。この結宋、記憶部１１から読
み出されたデータは、リードデータレジスタ１４および
セレクタ１５を介して、ＯＲ回路部１６に与えられ、Ｏ
Ｒ回路部１６によって特定のビットが強制的に論理“１
”とされる。
デコードした時、それに続いて送られてくる前記アドレ
ス信号を、アドレスレジスタ２６に制御信号を与えるこ
とにより、アドレスレジスタ２６に保持させ、保持出力
を記憶部１１に供給させる。また、制御部２５は、記憶
部１１に読み出し指令信号を与え、記憶部１１から、ア
ドレスレジスタ２６に保持されている読み出しアドレス
信号の示すアドレスのデータを読み出す。この時、制御
部２５は、さらに、セレクタ１５にはリードデータレジ
スタ１４の出力を選択させる指７ｒＸｆ、、ｉ号を与え
ており、デコーダ２３にはそれを動作状態にする前記制
御信号２４を与えている。この結宋、記憶部１１から読
み出されたデータは、リードデータレジスタ１４および
セレクタ１５を介して、ＯＲ回路部１６に与えられ、Ｏ
Ｒ回路部１６によって特定のビットが強制的に論理“１
”とされる。
このＯＲ回路部１６の出力は、アドレスレジスタ２６に
保持されている前記アドレス信号にて示された記憶部１
１の前記アドレスに書き戻される。
保持されている前記アドレス信号にて示された記憶部１
１の前記アドレスに書き戻される。
制御部２５は、前記読み出しコマンドをデコドした時、
それに続いて送られてくる前記読み出しアドレス信号を
、アドレスレジスタ２６に制御信号を与えることにより
、アドレスレジスタ２６に保持させ、保持出力を記憶部
１１に供給させる。
それに続いて送られてくる前記読み出しアドレス信号を
、アドレスレジスタ２６に制御信号を与えることにより
、アドレスレジスタ２６に保持させ、保持出力を記憶部
１１に供給させる。
また、制御部２５は、記憶部１１に読み出し指令信号を
５．え、記憶部１１から、アドレスレジスタ２６に保持
されている読み出しアドレス信号の示すアドレスのデー
タを読み出す。この読み出されたデータは、リードデー
タレジスタ１４に保持される。この時、セレクタ１５は
制御部２４から何ら指示信号を与えられていないので、
動作しない。
５．え、記憶部１１から、アドレスレジスタ２６に保持
されている読み出しアドレス信号の示すアドレスのデー
タを読み出す。この読み出されたデータは、リードデー
タレジスタ１４に保持される。この時、セレクタ１５は
制御部２４から何ら指示信号を与えられていないので、
動作しない。
従って、リードデータレジスタ１４の出力は、ＯＲ回路
部１６に与えられずに、リードデータバス２７に出力さ
れ、前記主プロセツサに転送される。
部１６に与えられずに、リードデータバス２７に出力さ
れ、前記主プロセツサに転送される。
制御部２５は、前記書き込みコマンドをデコードした時
、それに続いて送られてくる前記書き込みアドレス信号
を、アドレスレジスタ２６に制御信号を与えることによ
り、アドレスレジスタ２６に保持させ、保持出力を記憶
部１１に供給させる。
、それに続いて送られてくる前記書き込みアドレス信号
を、アドレスレジスタ２６に制御信号を与えることによ
り、アドレスレジスタ２６に保持させ、保持出力を記憶
部１１に供給させる。
さらに、制御部２５は、システムバス１３を介して受け
た前記書き込みデータを、ライトデータレジスタ２８に
制御信号を与えることにより、ライトデータレジスタ２
８に保持させ、保持出力をセレクタ１５に供給させる。
た前記書き込みデータを、ライトデータレジスタ２８に
制御信号を与えることにより、ライトデータレジスタ２
８に保持させ、保持出力をセレクタ１５に供給させる。
この時、制御部２５は、セレクタ１５にはライトデータ
レジスタ２８の出力を選択させる指示信号を与えている
が、デコーダ２３にはそれを動作状態にする前記制御信
号２４は与えていない。この状態では、デコーダ２３は
、すべてのＯＲゲート１７１乃至１７Ｎに論理“０”を
与える。また、制御部２５は、記憶部１１に書き込み指
令信号を与え、記憶部１１に、ライトデータレジスタ２
８に保持されている書き込みデータを、セレクタ１５、
ＯＲゲート１７１乃至１７Ｎ１およびメモリライトレジ
スタ１８を介して、アドレスレジスタ２６に保持されて
いる前記書き込みアドレス信号の示すアドレスに書き込
む。
レジスタ２８の出力を選択させる指示信号を与えている
が、デコーダ２３にはそれを動作状態にする前記制御信
号２４は与えていない。この状態では、デコーダ２３は
、すべてのＯＲゲート１７１乃至１７Ｎに論理“０”を
与える。また、制御部２５は、記憶部１１に書き込み指
令信号を与え、記憶部１１に、ライトデータレジスタ２
８に保持されている書き込みデータを、セレクタ１５、
ＯＲゲート１７１乃至１７Ｎ１およびメモリライトレジ
スタ１８を介して、アドレスレジスタ２６に保持されて
いる前記書き込みアドレス信号の示すアドレスに書き込
む。
［発明の効果］
以上説明したように、本発明は、上位装置からシリアル
バスを介してシリアルに送出された、すべてのＯＲゲー
トのうち第２の入力端子に論理“１″を与えるべき少な
くとも一つのＯＲゲートを指定する指定データを受け、
それをパラレルな指定データに変換する変換手段と、前
記パラレルな指定データを保持する指定データ保持手段
と、１）０記指定デ一タ保持手段とすへてのＯＲゲート
の前記第２の入力端子とに接続され、すべ−ＣのＯＲゲ
ートのうち、前記指定データ保持手段に保持された前記
パラレルな指定データにて指定されたＯ Ｒゲートの前
記第２の入力端子に論理“１”をＩ７えるデコーディン
グ１段とを有しているので、すべてのＯＲゲートのうち
、どのＯＲゲートに論理“１”を与えるかの設定や変更
を、上位装置からの前記指定データによって自動的に行
うことができる効果がある。
バスを介してシリアルに送出された、すべてのＯＲゲー
トのうち第２の入力端子に論理“１″を与えるべき少な
くとも一つのＯＲゲートを指定する指定データを受け、
それをパラレルな指定データに変換する変換手段と、前
記パラレルな指定データを保持する指定データ保持手段
と、１）０記指定デ一タ保持手段とすへてのＯＲゲート
の前記第２の入力端子とに接続され、すべ−ＣのＯＲゲ
ートのうち、前記指定データ保持手段に保持された前記
パラレルな指定データにて指定されたＯ Ｒゲートの前
記第２の入力端子に論理“１”をＩ７えるデコーディン
グ１段とを有しているので、すべてのＯＲゲートのうち
、どのＯＲゲートに論理“１”を与えるかの設定や変更
を、上位装置からの前記指定データによって自動的に行
うことができる効果がある。
ＯＲゲート、１８はメモリライトレジスタ、１つは設定
手段、２０はシリアルバス、２１はシリアルパラレル変
換部、２２は指定データレジスタ、２３はデコーダ、２
５は制御部、２６はアドレスレジスタ、３０１乃至３Ｏ
Ｎは供給ライン。
手段、２０はシリアルバス、２１はシリアルパラレル変
換部、２２は指定データレジスタ、２３はデコーダ、２
５は制御部、２６はアドレスレジスタ、３０１乃至３Ｏ
Ｎは供給ライン。
代理人（７７８３）弁理士池田憲保
第１図は本発明の一実施例による記憶装置のブロック図
である。
である。
Claims (1)
- 【特許請求の範囲】 １、Ｎ（Ｎは２以上の整数）ビットからなるデータを記
憶している記憶部と、 該記憶部に接続され、特定のコマンドとアドレス信号に
応答して、前記記憶部から前記アドレス信号にて示され
たアドレスの前記データを読み出しデータとして読み出
すための制御手段と、前記読み出しデータを保持データ
として保持する読み出しデータ保持手段と、 前記保持データの前記Ｎビットに対応して設けられ、各
々が、前記保持データの各ビットを前記記憶部に供給す
るＮ本の供給ラインと、 前記Ｎ本の供給ラインのうち予め定められた少なくとも
２本の供給ラインにそれぞれ挿入接続され、各々が、前
記保持データの対応ビットを受ける第１の入力端子と、
第２の入力端子と、これら第１および第２の入力端子の
信号のＯＲ信号を前記記憶部に出力する出力端子とを持
っている少なくとも２個のＯＲゲートとを、有する記憶
装置であって、 前記制御手段は、さらに、前記Ｎ本の供給ラインを介し
て前記記憶部に与えられているデータの各ビットを、前
記アドレス信号にて示された前記記憶部の前記アドレス
の対応ビット位置に書き戻すためのものである前記記憶
装置において、上位装置からシリアルバスを介して受け
た、前記少なくとも２個のＯＲゲートのうち前記第２の
入力端子に論理“１”を与えるべき少なくとも１個のＯ
Ｒゲートを指定するシリアルな指定データを、パラレル
な指定データに変換する変換手段と、前記パラレルな指
定データを保持する指定データ保持手段と、 前記指定データ保持手段と前記少なくとも２個のＯＲゲ
ートの前記第２の入力端子とに接続され、前記少なくと
も２個のＯＲゲートのうち、前記指定データ保持手段に
保持された前記パラレルな指定データにて指定されたＯ
Ｒゲートの前記第２の入力端子に論理“１”を与えるデ
コーディング手段とを有することを特徴とする記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29942988A JPH02146641A (ja) | 1988-11-29 | 1988-11-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29942988A JPH02146641A (ja) | 1988-11-29 | 1988-11-29 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146641A true JPH02146641A (ja) | 1990-06-05 |
Family
ID=17872456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29942988A Pending JPH02146641A (ja) | 1988-11-29 | 1988-11-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146641A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528141A (en) * | 1978-08-16 | 1980-02-28 | Mitsubishi Electric Corp | Memory unit of electronic computer |
| JPS593770A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | メモリ制御回路 |
| JPS62209639A (ja) * | 1986-03-10 | 1987-09-14 | Casio Comput Co Ltd | メモリモデイフアイライト回路 |
| JPS6364141A (ja) * | 1986-09-04 | 1988-03-22 | Canon Inc | 記憶装置 |
-
1988
- 1988-11-29 JP JP29942988A patent/JPH02146641A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528141A (en) * | 1978-08-16 | 1980-02-28 | Mitsubishi Electric Corp | Memory unit of electronic computer |
| JPS593770A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | メモリ制御回路 |
| JPS62209639A (ja) * | 1986-03-10 | 1987-09-14 | Casio Comput Co Ltd | メモリモデイフアイライト回路 |
| JPS6364141A (ja) * | 1986-09-04 | 1988-03-22 | Canon Inc | 記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02146641A (ja) | 記憶装置 | |
| GB2228813A (en) | Data array conversion | |
| JPS6240736B2 (ja) | ||
| JPH0581145A (ja) | Ｅｅｐｒｏｍへのデータ書き込み回路 | |
| JPS61223964A (ja) | デ−タ転送装置 | |
| KR960001096B1 (ko) | 부팅 드라이브 시스템 | |
| JPH01239485A (ja) | 大規模集積回路 | |
| JPH05204830A (ja) | 入出力制御装置 | |
| JPH0279149A (ja) | 記録装置のデータ転送方式 | |
| JPS6186859A (ja) | バス選択装置 | |
| JPS6327795B2 (ja) | ||
| JPH0553906A (ja) | レジスタアクセス方式 | |
| JPH01199257A (ja) | データ転送制御装置 | |
| JPH02302855A (ja) | メモリ制御装置 | |
| JPS6089256A (ja) | フアイル制御装置 | |
| JPH01177151A (ja) | 情報処理システム | |
| JPH0782463B2 (ja) | 通信制御装置 | |
| JPS6225343A (ja) | デイジタル信号記録装置 | |
| JPH04333953A (ja) | バンクメモリ制御方式 | |
| JPH06202974A (ja) | データ転送装置 | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPH0667769A (ja) | シングルチップマイクロコンピュータ | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 | |
| JPH04333940A (ja) | データ書き込み方式 | |
| JPH05165731A (ja) | 二重化記憶装置 |