JPH0581145A - Ｅｅｐｒｏｍへのデータ書き込み回路 - Google Patents
Ｅｅｐｒｏｍへのデータ書き込み回路Info
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- JPH0581145A JPH0581145A JP19028691A JP19028691A JPH0581145A JP H0581145 A JPH0581145 A JP H0581145A JP 19028691 A JP19028691 A JP 19028691A JP 19028691 A JP19028691 A JP 19028691A JP H0581145 A JPH0581145 A JP H0581145A
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭに対してデータを書き込むのに
要する時間より短いサイクルで変化するデータを記録で
きるＥＥＰＲＯＭへのデータ書き込み回路を提供する。 【構成】 ＥＥＰＲＯＭを有するコンピュータシステム
において、ＣＰＵ（中央処理装置）から供給されるＥＥ
ＰＲＯＭに書き込むべきデータを一時的に記憶するＲＡ
Ｍと、ＲＡＭによって記憶されたデータをＣＰＵを介さ
ずにＥＥＰＲＯＭに書き込む制御回路とを設けた。
要する時間より短いサイクルで変化するデータを記録で
きるＥＥＰＲＯＭへのデータ書き込み回路を提供する。 【構成】 ＥＥＰＲＯＭを有するコンピュータシステム
において、ＣＰＵ（中央処理装置）から供給されるＥＥ
ＰＲＯＭに書き込むべきデータを一時的に記憶するＲＡ
Ｍと、ＲＡＭによって記憶されたデータをＣＰＵを介さ
ずにＥＥＰＲＯＭに書き込む制御回路とを設けた。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭを用い
たコンピュータシステムに適用され、ＥＥＰＲＯＭに対
するデータ書き込みを行うデータ書き込み回路に関す
る。
たコンピュータシステムに適用され、ＥＥＰＲＯＭに対
するデータ書き込みを行うデータ書き込み回路に関す
る。
【０００２】
【従来の技術】データ記憶にＥＥＰＲＯＭ（electrical
ly erasable programmable read onlymemory;電気的に
消去可能な不揮発性メモリ）を用いたコンピュータシス
テムが知られている。このＥＥＰＲＯＭは、不揮発性の
ため、供給される電源が切られても、記録されているデ
ータは消えることはない。しかし、一方、ＲＡＭ（rand
am access memory）等の揮発性メモリと比較して、デー
タの書き込みに時間が掛かる。このため、ＥＥＰＲＯＭ
は、一度書き込むと頻繁に書き換える必要のないプログ
ラム等のデータを記録するのによく用いられる。
ly erasable programmable read onlymemory;電気的に
消去可能な不揮発性メモリ）を用いたコンピュータシス
テムが知られている。このＥＥＰＲＯＭは、不揮発性の
ため、供給される電源が切られても、記録されているデ
ータは消えることはない。しかし、一方、ＲＡＭ（rand
am access memory）等の揮発性メモリと比較して、デー
タの書き込みに時間が掛かる。このため、ＥＥＰＲＯＭ
は、一度書き込むと頻繁に書き換える必要のないプログ
ラム等のデータを記録するのによく用いられる。
【０００３】ところで、コンピュータシステムにおい
て、動作異常が発生した場合、後にその異常原因を特定
する必要が生じることがある。異常発生時において、Ｃ
ＰＵ（中央処理装置）は、通常この時のシステムの状態
を示すエラーステータス等のデータを出力する。一般
に、この時のデータ（以降、履歴データと称する）をメ
モリに記録することにより、後にその異常原因を特定す
る手段がよく用いられる。
て、動作異常が発生した場合、後にその異常原因を特定
する必要が生じることがある。異常発生時において、Ｃ
ＰＵ（中央処理装置）は、通常この時のシステムの状態
を示すエラーステータス等のデータを出力する。一般
に、この時のデータ（以降、履歴データと称する）をメ
モリに記録することにより、後にその異常原因を特定す
る手段がよく用いられる。
【０００４】図２は、この種のデータ書き込み回路の一
例を示すブロック図である。メモリ１２は、ＣＰＵ１１
からのアドレスバスとデータバスに直接接続されてい
る。したがって、ＣＰＵ１１から出力される履歴データ
は、ＣＰＵ１１からメモリ１２へ直接取り込まれる。
例を示すブロック図である。メモリ１２は、ＣＰＵ１１
からのアドレスバスとデータバスに直接接続されてい
る。したがって、ＣＰＵ１１から出力される履歴データ
は、ＣＰＵ１１からメモリ１２へ直接取り込まれる。
【０００５】
【発明が解決しようとする課題】ところで、図２に示し
たデータ書き込み回路において、メモリ１２としてＥＥ
ＰＲＯＭを用いた場合、１個のデータの書き込みに要す
る時間が非常に長くなるので、データの書き込みを行う
周期が必然的に長くなってしまうという問題があった。
たデータ書き込み回路において、メモリ１２としてＥＥ
ＰＲＯＭを用いた場合、１個のデータの書き込みに要す
る時間が非常に長くなるので、データの書き込みを行う
周期が必然的に長くなってしまうという問題があった。
【０００６】この発明は、このような背景の下になされ
たもので、ＥＥＰＲＯＭに対してデータを書き込むのに
要する時間より短いサイクルで変化するデータを記録で
きるＥＥＰＲＯＭへのデータ書き込み回路を提供するこ
とを目的としている。
たもので、ＥＥＰＲＯＭに対してデータを書き込むのに
要する時間より短いサイクルで変化するデータを記録で
きるＥＥＰＲＯＭへのデータ書き込み回路を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】この発明は、上に述べた
課題を解決するために、記憶手段としてＥＥＰＲＯＭを
有するコンピュータシステムにおいて、前記コンピュー
タシステムにおける中央処理装置から供給される前記Ｅ
ＥＰＲＯＭに書き込むべきデータを一時的に記憶するＲ
ＡＭと、前記ＲＡＭによって記憶されたデータを前記中
央処理装置を介さずに前記ＥＥＰＲＯＭに書き込む書き
込み手段とを具備することを特徴としている。
課題を解決するために、記憶手段としてＥＥＰＲＯＭを
有するコンピュータシステムにおいて、前記コンピュー
タシステムにおける中央処理装置から供給される前記Ｅ
ＥＰＲＯＭに書き込むべきデータを一時的に記憶するＲ
ＡＭと、前記ＲＡＭによって記憶されたデータを前記中
央処理装置を介さずに前記ＥＥＰＲＯＭに書き込む書き
込み手段とを具備することを特徴としている。
【０００８】
【作用】上述の構成によれば、ＥＥＰＲＯＭに書き込む
べきデータはＲＡＭにより一時的に記憶され、後に、こ
のデータはＣＰＵを介さずにＥＥＰＲＯＭに書き込まれ
る。
べきデータはＲＡＭにより一時的に記憶され、後に、こ
のデータはＣＰＵを介さずにＥＥＰＲＯＭに書き込まれ
る。
【０００９】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１は、この発明の一実施例による
ＥＥＰＲＯＭへのデータ書き込み回路の構成を示すブロ
ック図である。破線によって囲まれた部分が、本実施例
によるデータ書き込み回路の範囲である。１０は制御回
路であり、ＣＰＵ１に従い、データ書き込み回路を構成
する各部を制御する。５はＣＰＵ１から出力される履歴
データを書き込むために設けられたＥＥＰＲＯＭであ
る。４はＲＡＭであり、ＥＥＰＲＯＭ５と同じ容量を有
する。これらＲＡＭ４とＥＥＰＲＯＭ５は、共に制御回
路１０を介してＣＰＵ１に接続される。
について説明する。図１は、この発明の一実施例による
ＥＥＰＲＯＭへのデータ書き込み回路の構成を示すブロ
ック図である。破線によって囲まれた部分が、本実施例
によるデータ書き込み回路の範囲である。１０は制御回
路であり、ＣＰＵ１に従い、データ書き込み回路を構成
する各部を制御する。５はＣＰＵ１から出力される履歴
データを書き込むために設けられたＥＥＰＲＯＭであ
る。４はＲＡＭであり、ＥＥＰＲＯＭ５と同じ容量を有
する。これらＲＡＭ４とＥＥＰＲＯＭ５は、共に制御回
路１０を介してＣＰＵ１に接続される。
【００１０】また、制御回路１０において、２はライト
信号発生回路であり、３はアドレス信号発生回路であ
る。ＲＡＭ４からＥＥＰＲＯＭ５にデータ転送を行う
際、ライト信号発生回路２はライト信号を出力し、アド
レス信号発生回路３はアドレス信号を出力する。また、
スイッチＳＷ１は複数のアドレス信号を切り替えるため
のものであり、スイッチＳＷ２は複数のデータ信号を切
り替えるためのものであり、スイッチＳＷ３はライト信
号を切り替えるためのものであり、スイッチＳＷ４はリ
ード信号を切り替えるためのものであり、スイッチＳＷ
５はＥＥＰＲＯＭ５のリード信号を切り替えるためのも
のであり、集積回路内部のゲート回路により構成され
る。これらのスイッチは、ＣＰＵ１から発せられるコマ
ンドにより切り替え制御が行われる。
信号発生回路であり、３はアドレス信号発生回路であ
る。ＲＡＭ４からＥＥＰＲＯＭ５にデータ転送を行う
際、ライト信号発生回路２はライト信号を出力し、アド
レス信号発生回路３はアドレス信号を出力する。また、
スイッチＳＷ１は複数のアドレス信号を切り替えるため
のものであり、スイッチＳＷ２は複数のデータ信号を切
り替えるためのものであり、スイッチＳＷ３はライト信
号を切り替えるためのものであり、スイッチＳＷ４はリ
ード信号を切り替えるためのものであり、スイッチＳＷ
５はＥＥＰＲＯＭ５のリード信号を切り替えるためのも
のであり、集積回路内部のゲート回路により構成され
る。これらのスイッチは、ＣＰＵ１から発せられるコマ
ンドにより切り替え制御が行われる。
【００１１】ＣＰＵ１のリード信号端子ａ１，ライト信
号端子ｂ１，アドレス信号端子ｃ１，データ信号端子ｄ
１は、各々、リード信号線ａ，ライト信号線ｂ，アドレ
スバスｃ，データバスｄに接続されている。リード信号
線ａは、スイッチＳＷ４のＡと、スイッチＳＷ５のＡに
接続される。そして、スイッチＳＷ４のＣはＲＡＭ４の
リード信号端子ａ４に接続され、スイッチＳＷ５のＣは
ＥＰＲＯＭ５のリード信号端子ａ５に接続される。ま
た、スイッチＳＷ４のＢは、データ出力可の状態になる
ような電圧レベルに接続され、スイッチＳＷ５のＢは、
データ出力不可の状態になるような電圧レベルに接続さ
れる。ライト信号線ｂは、ＲＡＭ４のライト信号端子ｂ
４と、スイッチＳＷ３のＡに接続される。そして、スイ
ッチＳＷ３のＣは、ＥＥＰＲＯＭ５のライト信号端子ｂ
５に接続される。また、スイッチＳＷ３のＢは、ライト
信号発生回路２のライト信号端子ｂ２に接続される。ア
ドレスバスｃはスイッチＳＷ１のＡに接続される。そし
て、スイッチＳＷ１のＣはＲＡＭ４のアドレス信号端子
ｃ４とＥＥＰＲＯＭ５のアドレス信号端子ｃ５に接続さ
れる。また、スイッチＳＷ１のＢは、アドレス信号発生
回路３のアドレス信号端子ｃ３に接続される。データバ
スｄは、スイッチＳＷ２のＡとＢを介して、ＲＡＭ４の
データ信号端子ｄ４とＥＥＰＲＯＭ５のデータ信号端子
ｄ５に接続される。
号端子ｂ１，アドレス信号端子ｃ１，データ信号端子ｄ
１は、各々、リード信号線ａ，ライト信号線ｂ，アドレ
スバスｃ，データバスｄに接続されている。リード信号
線ａは、スイッチＳＷ４のＡと、スイッチＳＷ５のＡに
接続される。そして、スイッチＳＷ４のＣはＲＡＭ４の
リード信号端子ａ４に接続され、スイッチＳＷ５のＣは
ＥＰＲＯＭ５のリード信号端子ａ５に接続される。ま
た、スイッチＳＷ４のＢは、データ出力可の状態になる
ような電圧レベルに接続され、スイッチＳＷ５のＢは、
データ出力不可の状態になるような電圧レベルに接続さ
れる。ライト信号線ｂは、ＲＡＭ４のライト信号端子ｂ
４と、スイッチＳＷ３のＡに接続される。そして、スイ
ッチＳＷ３のＣは、ＥＥＰＲＯＭ５のライト信号端子ｂ
５に接続される。また、スイッチＳＷ３のＢは、ライト
信号発生回路２のライト信号端子ｂ２に接続される。ア
ドレスバスｃはスイッチＳＷ１のＡに接続される。そし
て、スイッチＳＷ１のＣはＲＡＭ４のアドレス信号端子
ｃ４とＥＥＰＲＯＭ５のアドレス信号端子ｃ５に接続さ
れる。また、スイッチＳＷ１のＢは、アドレス信号発生
回路３のアドレス信号端子ｃ３に接続される。データバ
スｄは、スイッチＳＷ２のＡとＢを介して、ＲＡＭ４の
データ信号端子ｄ４とＥＥＰＲＯＭ５のデータ信号端子
ｄ５に接続される。
【００１２】次に、このデータ書き込み回路の動作につ
いて説明する。システムが正常稼働している間、制御回
路１０により、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ
５はＡ側に切り替えられ、ＳＷ２はオンの状態にされて
いる。この状態において、ＣＰＵ１は、ＲＡＭ４に対し
てデータの書き込みができる。システムの正常稼働中、
ＣＰＵ１は、書き込みアドレスを巡回的にインクリメン
トしながら、定期的に履歴データをＲＡＭ４に書き込
む。このＲＡＭ４に対する書き込みは高速で行われるた
め、ＣＰＵ１は、ＥＥＰＲＯＭ５に対して書き込む場合
と異なり、書き込み処理に長時間拘束されることはな
い。
いて説明する。システムが正常稼働している間、制御回
路１０により、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ
５はＡ側に切り替えられ、ＳＷ２はオンの状態にされて
いる。この状態において、ＣＰＵ１は、ＲＡＭ４に対し
てデータの書き込みができる。システムの正常稼働中、
ＣＰＵ１は、書き込みアドレスを巡回的にインクリメン
トしながら、定期的に履歴データをＲＡＭ４に書き込
む。このＲＡＭ４に対する書き込みは高速で行われるた
め、ＣＰＵ１は、ＥＥＰＲＯＭ５に対して書き込む場合
と異なり、書き込み処理に長時間拘束されることはな
い。
【００１３】そして、システムに異常が発生すると、Ｃ
ＰＵ１は書き込みアドレスをインクリメントしつつ、所
定個数の履歴データをＲＡＭ４に書き込む。そして、こ
の書き込みが終了した時点で、異常発生時点におけるＲ
ＡＭ４の書き込みアドレスから前記所定個数相当のアド
レスだけ前の開始アドレスｍと、前記所定個数相当のア
ドレスだけ後の終了アドレスｎを求める。そして、ＣＰ
Ｕ１は、これらのアドレスをアドレス信号発生回路３に
対して指定する。その後、ＣＰＵ１は、ＲＡＭ４からＥ
ＥＰＲＯＭ５にデータ転送を行う状態にする切り替え指
令を、制御回路１０に対して出力する。
ＰＵ１は書き込みアドレスをインクリメントしつつ、所
定個数の履歴データをＲＡＭ４に書き込む。そして、こ
の書き込みが終了した時点で、異常発生時点におけるＲ
ＡＭ４の書き込みアドレスから前記所定個数相当のアド
レスだけ前の開始アドレスｍと、前記所定個数相当のア
ドレスだけ後の終了アドレスｎを求める。そして、ＣＰ
Ｕ１は、これらのアドレスをアドレス信号発生回路３に
対して指定する。その後、ＣＰＵ１は、ＲＡＭ４からＥ
ＥＰＲＯＭ５にデータ転送を行う状態にする切り替え指
令を、制御回路１０に対して出力する。
【００１４】制御回路１０は、この切り換え指令の入力
がなされると、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ
５をＢ側に切り替え、ＳＷ２をオフの状態にする。そし
て、アドレス信号発生回路３とライト信号発生回路２か
ら、アドレス信号とライト信号が、各々出力される。図
３は、これら２つの信号を示す図である。ｐ１はアドレ
ス信号であり、開始アドレスｍから終了アドレスｎま
で、順次出力される。また、ｐ２はライト信号であり、
アドレス信号ｐ１に同期して出力される。
がなされると、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ
５をＢ側に切り替え、ＳＷ２をオフの状態にする。そし
て、アドレス信号発生回路３とライト信号発生回路２か
ら、アドレス信号とライト信号が、各々出力される。図
３は、これら２つの信号を示す図である。ｐ１はアドレ
ス信号であり、開始アドレスｍから終了アドレスｎま
で、順次出力される。また、ｐ２はライト信号であり、
アドレス信号ｐ１に同期して出力される。
【００１５】すなわち、アドレス信号ｐ１により指定さ
れたＲＡＭ４のデータは、ライト信号ｐ２によってＥＥ
ＰＲＯＭ５の同じアドレスｐ１に書き込まれる。
れたＲＡＭ４のデータは、ライト信号ｐ２によってＥＥ
ＰＲＯＭ５の同じアドレスｐ１に書き込まれる。
【００１６】一般に、このようなデータ転送は、ＤＭＡ
（direct memory access）と呼ばれており、ＣＰＵ１
は、データ転送中において、ＲＡＭ４およびＥＥＰＲＯ
Ｍ５と電気的に切り離される。したがって、ＥＥＰＲＯ
Ｍ５に対するデータの書き込みに時間が掛かっても、Ｃ
ＰＵ１は、これを待つことなく他の処理を実行すること
ができる。
（direct memory access）と呼ばれており、ＣＰＵ１
は、データ転送中において、ＲＡＭ４およびＥＥＰＲＯ
Ｍ５と電気的に切り離される。したがって、ＥＥＰＲＯ
Ｍ５に対するデータの書き込みに時間が掛かっても、Ｃ
ＰＵ１は、これを待つことなく他の処理を実行すること
ができる。
【００１７】そして、アドレス信号ｐ１が終了アドレス
ｎに達し、データ転送が終了する。このようにして、異
常発生時点から前後一定間隔の履歴データがＥＥＰＲＯ
Ｍ５に記録される。そして、制御回路１０は、自動的に
システムの正常稼働時の状態に戻る。
ｎに達し、データ転送が終了する。このようにして、異
常発生時点から前後一定間隔の履歴データがＥＥＰＲＯ
Ｍ５に記録される。そして、制御回路１０は、自動的に
システムの正常稼働時の状態に戻る。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、記憶手段としてＥＥＰＲＯＭを有するコンピュータ
システムにおいて、前記コンピュータシステムにおける
中央処理装置から供給される前記ＥＥＰＲＯＭに書き込
むべきデータを一時的に記憶するＲＡＭと、前記ＲＡＭ
によって記憶されたデータを前記中央処理装置を介さず
に前記ＥＥＰＲＯＭに書き込む書き込み手段とを設けた
ので、ＥＥＰＲＯＭに対してデータを書き込むのに掛か
る時間より短いサイクルで変化するデータを記録できる
という効果が得られる。また、中央処理装置は、ＲＡＭ
に対して高速にデータを書き込んだ後、ＲＡＭからＥＥ
ＰＲＯＭへデータ転送がされる間、他の処理を行うこと
ができるという効果が得られる。
ば、記憶手段としてＥＥＰＲＯＭを有するコンピュータ
システムにおいて、前記コンピュータシステムにおける
中央処理装置から供給される前記ＥＥＰＲＯＭに書き込
むべきデータを一時的に記憶するＲＡＭと、前記ＲＡＭ
によって記憶されたデータを前記中央処理装置を介さず
に前記ＥＥＰＲＯＭに書き込む書き込み手段とを設けた
ので、ＥＥＰＲＯＭに対してデータを書き込むのに掛か
る時間より短いサイクルで変化するデータを記録できる
という効果が得られる。また、中央処理装置は、ＲＡＭ
に対して高速にデータを書き込んだ後、ＲＡＭからＥＥ
ＰＲＯＭへデータ転送がされる間、他の処理を行うこと
ができるという効果が得られる。
【図１】この発明の一実施例によるＥＥＰＲＯＭへのデ
ータ書き込み回路の構成を示すブロック図である。
ータ書き込み回路の構成を示すブロック図である。
【図２】従来の履歴データの書き込み回路の一例を示す
ブロック図である。
ブロック図である。
【図３】アドレス信号発生回路３から出力されるアドレ
ス信号ｐ１と、ライト信号発生回路２から出力されるラ
イト信号ｐ２を示す図である。
ス信号ｐ１と、ライト信号発生回路２から出力されるラ
イト信号ｐ２を示す図である。
１，１１ ＣＰＵ ２ ライト信号発生回路 ３ アドレス信号発生回路 ４ ＲＡＭ ５ ＥＥＰＲＯＭ １０ 制御回路 １２ メモリ ｐ１ アドレス信号 ｐ２ ライト信号
Claims (1)
- 【請求項１】 記憶手段としてＥＥＰＲＯＭを有するコ
ンピュータシステムにおいて、 前記コンピュータシステムにおける中央処理装置から供
給される前記ＥＥＰＲＯＭに書き込むべきデータを一時
的に記憶するＲＡＭと、 前記ＲＡＭによって記憶されたデータを前記中央処理装
置を介さずに前記ＥＥＰＲＯＭに書き込む書き込み手段
と、 を具備することを特徴とするＥＥＰＲＯＭへのデータ書
き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19028691A JPH0581145A (ja) | 1991-07-30 | 1991-07-30 | Ｅｅｐｒｏｍへのデータ書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19028691A JPH0581145A (ja) | 1991-07-30 | 1991-07-30 | Ｅｅｐｒｏｍへのデータ書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581145A true JPH0581145A (ja) | 1993-04-02 |
Family
ID=16255650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19028691A Withdrawn JPH0581145A (ja) | 1991-07-30 | 1991-07-30 | Ｅｅｐｒｏｍへのデータ書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581145A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006092744A (ja) * | 2005-12-21 | 2006-04-06 | Renesas Technology Corp | 不揮発性メモリ |
| JP2008217988A (ja) * | 1995-01-31 | 2008-09-18 | Solid State Storage Solutions Llc | 不揮発性メモリ装置 |
| US7570522B2 (en) | 2006-08-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
-
1991
- 1991-07-30 JP JP19028691A patent/JPH0581145A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217988A (ja) * | 1995-01-31 | 2008-09-18 | Solid State Storage Solutions Llc | 不揮発性メモリ装置 |
| JP2006092744A (ja) * | 2005-12-21 | 2006-04-06 | Renesas Technology Corp | 不揮発性メモリ |
| US7570522B2 (en) | 2006-08-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
| US7760584B2 (en) | 2006-08-18 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |