JPS61240332A - プロセツサ制御方式 - Google Patents
プロセツサ制御方式Info
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- JPS61240332A JPS61240332A JP8187385A JP8187385A JPS61240332A JP S61240332 A JPS61240332 A JP S61240332A JP 8187385 A JP8187385 A JP 8187385A JP 8187385 A JP8187385 A JP 8187385A JP S61240332 A JPS61240332 A JP S61240332A
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- JP
- Japan
- Prior art keywords
- address
- register
- microprogram
- sent
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
演算用レジスタの出力を、アドレスレジスタの出力と切
替えて制御記憶に供給する回路を設け、演算用レジスタ
に制御記憶の書込みアドレスを演算して格納し、このア
ドレスでＲＯＭに格納されているマイクロプログラムを
制御記憶に書込むことで、ハードウェアを増やさずにプ
ログラムローディングを可能とした。
替えて制御記憶に供給する回路を設け、演算用レジスタ
に制御記憶の書込みアドレスを演算して格納し、このア
ドレスでＲＯＭに格納されているマイクロプログラムを
制御記憶に書込むことで、ハードウェアを増やさずにプ
ログラムローディングを可能とした。
本発明は初期時にマイクロプログラムをローディングす
る方式に係り、特にプロセッサが自分自身のマイクロプ
ログラムをローディングすることを可能とするプロセッ
サ制御方式に関する。
る方式に係り、特にプロセッサが自分自身のマイクロプ
ログラムをローディングすることを可能とするプロセッ
サ制御方式に関する。
半導体技術の発展と各種情報処理装置の普及に伴い、プ
ロセッサに制御されて動作する装置が多く使用されるよ
うになって来た。このような装置のプロセッサはマイク
ロプログラムを読出して動作する必要があるが、このマ
イクロプログラムは、不揮発性のＲＯＭに格納されてい
るか、又はフロッピーディスク等に格納されている。
ロセッサに制御されて動作する装置が多く使用されるよ
うになって来た。このような装置のプロセッサはマイク
ロプログラムを読出して動作する必要があるが、このマ
イクロプログラムは、不揮発性のＲＯＭに格納されてい
るか、又はフロッピーディスク等に格納されている。
マイクロプログラムをＲＯＭに格納している場合は、通
常装置の電源投入時における初期時からＲＯＭをアクセ
スして動作し、ＲＯＭからＲＡＭで構成される制御記憶
にマイクロプログラムをローディングする所謂初期プロ
グラムローディングは行わない。
常装置の電源投入時における初期時からＲＯＭをアクセ
スして動作し、ＲＯＭからＲＡＭで構成される制御記憶
にマイクロプログラムをローディングする所謂初期プロ
グラムローディングは行わない。
この場合、容易にプログラムの変更（パッチ）が出来る
と共に、アクセスタイムの速いことが望ましいが、この
ため余分なハードウェアを設けないことが必要である。
と共に、アクセスタイムの速いことが望ましいが、この
ため余分なハードウェアを設けないことが必要である。
従来フロ７ビーデイスク等にマイクロプログラムを格納
している場合は、初期時にＲＡＭで構成される制御記憶
へフロッピーディスクから初期プログラムローディング
を行った後、読出して動作している。
している場合は、初期時にＲＡＭで構成される制御記憶
へフロッピーディスクから初期プログラムローディング
を行った後、読出して動作している。
又ＲＯＭにマイクロプログラムを格納している装置は、
前記の如く、通常は初期プログラムローディングを行わ
ず、ＲＯＭをアクセスして動作している。
前記の如く、通常は初期プログラムローディングを行わ
ず、ＲＯＭをアクセスして動作している。
前者の場合、マイクロプログラムがＲＡＭに格納される
ため、プログラムの変更が容易であると共に、アクセス
タイムも速くなる。しかし、初期プログラムローディン
グ時にのみ必要な専用のディスク装置やプロセッサが必
要となるため、装置が複雑で高価となるという問題があ
る。
ため、プログラムの変更が容易であると共に、アクセス
タイムも速くなる。しかし、初期プログラムローディン
グ時にのみ必要な専用のディスク装置やプロセッサが必
要となるため、装置が複雑で高価となるという問題があ
る。
又後者の場合、一般に大容量のＥＰＲＯＭはアクセスタ
イムが遅＜ （２００ｎｓ〜４００ｎａ） 、且つ試
験及び保守等の目的で容易にプログラムの変更を行うこ
とが不可能である。
イムが遅＜ （２００ｎｓ〜４００ｎａ） 、且つ試
験及び保守等の目的で容易にプログラムの変更を行うこ
とが不可能である。
従ってアクセスタイムを速くし、且つプログラムの変更
を容易とするためには、ＥＦＲＯＭのマイクロプログラ
ムをＲＡＭに初期プログラムローディングすれば良い。
を容易とするためには、ＥＦＲＯＭのマイクロプログラ
ムをＲＡＭに初期プログラムローディングすれば良い。
しかし、初期プログラムローディングを行うために、ハ
ードウェアで行うとすれば、専用の論理回路を設ける必
要があり、プログラムで行うとすれば、専用のプロセッ
サを持つか、ローディング用のアドレスを保持する専用
のアドレスレジスタを必要とするため、余分なハードウ
ェアが増加するという問題がある。
ードウェアで行うとすれば、専用の論理回路を設ける必
要があり、プログラムで行うとすれば、専用のプロセッ
サを持つか、ローディング用のアドレスを保持する専用
のアドレスレジスタを必要とするため、余分なハードウ
ェアが増加するという問題がある。
本発明はこのような問題点に鑑み、演算用レジスタの出
力をＲＡＭの書込みアドレスとして供給することを可能
とすることで、専用のプロセッサやアドレスレジスタを
不要とし、プログラムによる初期プログラムローディン
グが可能なプロセッサ制御方式を提供することを目的と
している。
力をＲＡＭの書込みアドレスとして供給することを可能
とすることで、専用のプロセッサやアドレスレジスタを
不要とし、プログラムによる初期プログラムローディン
グが可能なプロセッサ制御方式を提供することを目的と
している。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
第１図において２０は次に実行すべき命令が格納されて
いる制御記憶（゛以後Ｃ８と略す）２２のアドレスを示
すアドレスレジスタ（以後ＰＳＡと略す）、２１はＣ３
２２に供給するアドレスを切替えるマルチプレクサ、２
２は初期プログラムローディングを指示するマイクロプ
ログラムを格納すると共に、該マイクロプログラムの指
示によりＥＦＲＯＭ２９から読出されたマイクロプログ
ラムを格納するＲＡＭで構成された制御記憶である。
いる制御記憶（゛以後Ｃ８と略す）２２のアドレスを示
すアドレスレジスタ（以後ＰＳＡと略す）、２１はＣ３
２２に供給するアドレスを切替えるマルチプレクサ、２
２は初期プログラムローディングを指示するマイクロプ
ログラムを格納すると共に、該マイクロプログラムの指
示によりＥＦＲＯＭ２９から読出されたマイクロプログ
ラムを格納するＲＡＭで構成された制御記憶である。
２３はＣ３２２から読出した命令を格納するオペレーシ
ョンレジスタ（以後ｏＰと略す）、２４及び２５は演算
用レジスタであり、２４はＹレジスタ（以後Ｙと略す）
で、２５はＸレジスタ（以後Ｘと略す）である。
ョンレジスタ（以後ｏＰと略す）、２４及び２５は演算
用レジスタであり、２４はＹレジスタ（以後Ｙと略す）
で、２５はＸレジスタ（以後Ｘと略す）である。
２６は０Ｐ２３に格納された命令に基づきＸ２５及びＹ
２４の内容を演算する演算回路、２７は０Ｐ２３とＸ２
５の出力を切替えるマルチプレクサ、２８はＥＰＲＯＭ
２９のアドレスを指示するレジスタ（以後ＭＡＲと略す
）、２９はマイクロプログラムを記憶するＥＰＲＯＭで
ある。
２４の内容を演算する演算回路、２７は０Ｐ２３とＸ２
５の出力を切替えるマルチプレクサ、２８はＥＰＲＯＭ
２９のアドレスを指示するレジスタ（以後ＭＡＲと略す
）、２９はマイクロプログラムを記憶するＥＰＲＯＭで
ある。
本発明はＰＳＡ２０の送出するアドレスと、Ｘ２５及び
Ｙ２４の送出するアドレスとを、マルチプレクサ２１で
切替えてＣ３２２に供給することで、プログラムローデ
ィングの命令を読出すと共に、ＥＰＲＯＭ２９から読出
すマイクロプログラムを、Ｃ３２２に書込むことが可能
となる構成とする。
Ｙ２４の送出するアドレスとを、マルチプレクサ２１で
切替えてＣ３２２に供給することで、プログラムローデ
ィングの命令を読出すと共に、ＥＰＲＯＭ２９から読出
すマイクロプログラムを、Ｃ３２２に書込むことが可能
となる構成とする。
上記の如く構成することで、Ｃ３２２のＲＯＭｊｉ域に
格納されているローディング用プログラムをＰＳＡ２０
の送出するアドレスにより、順次読出して０Ｐ２３に送
出する。そして、０Ｐ２３に読出された命令により、Ｅ
ＰＲＯＭ２９から読出したマイクロプログラムのＣ３２
２に書込むアドレスをＸ２５及びＹ２４にセットし、同
時にＥＰＲＯＭ２９のアドレスを指示するＭＡＲ２８に
初期値をセットする。
格納されているローディング用プログラムをＰＳＡ２０
の送出するアドレスにより、順次読出して０Ｐ２３に送
出する。そして、０Ｐ２３に読出された命令により、Ｅ
ＰＲＯＭ２９から読出したマイクロプログラムのＣ３２
２に書込むアドレスをＸ２５及びＹ２４にセットし、同
時にＥＰＲＯＭ２９のアドレスを指示するＭＡＲ２８に
初期値をセットする。
このアドレスセットが完了した後、ＭＡＲ２８とＹ２４
とを順次＋１して、ＥＰＲＯＭ２９から読出したマイク
ロプログラムをＣ３２２のＲＡＭ８Ｎ、ｔ！！に書込む
。
とを順次＋１して、ＥＰＲＯＭ２９から読出したマイク
ロプログラムをＣ３２２のＲＡＭ８Ｎ、ｔ！！に書込む
。
このようにすることで、既設のハードウェアにより初期
プログラムローディングを可能とすることが出来る。従
って高速のＲＡＭを使用することで、アクセスタイムを
速くすることが可能となり、プログラムの一部変更も容
品となる。
プログラムローディングを可能とすることが出来る。従
って高速のＲＡＭを使用することで、アクセスタイムを
速くすることが可能となり、プログラムの一部変更も容
品となる。
第２図は第１図の動作を説明するタイムチャートである
。
。
フェーズ１〜１２はクロックに対応して、第１図の各部
の状態変化を示している。即ちＰＳＡ２０の出力のＰＳ
Ａは１クロツク毎に０． １． ２． ３と順次アドレ
スがインクリメントされ、マルチプレクサ２１の出力、
即ちＣＳアドレスはＰＳＡ２０の送出するアドレスとＸ
２５及びＹ２４の送出するアドレスがフェーズ５．１１
で切替えられて供給される。
の状態変化を示している。即ちＰＳＡ２０の出力のＰＳ
Ａは１クロツク毎に０． １． ２． ３と順次アドレ
スがインクリメントされ、マルチプレクサ２１の出力、
即ちＣＳアドレスはＰＳＡ２０の送出するアドレスとＸ
２５及びＹ２４の送出するアドレスがフェーズ５．１１
で切替えられて供給される。
このＣＳアドレスによりＣ３２２から読出される内容は
後記により説明するが、ＣＳ出力に示す如くに変化し、
０Ｐ２３の出力はＯＰ比出力示す如く変化する。又Ｘ２
５及びＹ２４はＸ及びＹに示す如くＣ３２２の書込みア
ドレスがセットされ、ＭＡＲ２Ｂの出力がＭＡＲに示す
如＜ＥＰＲＯＭ２９のアドレスを指示する。
後記により説明するが、ＣＳ出力に示す如くに変化し、
０Ｐ２３の出力はＯＰ比出力示す如く変化する。又Ｘ２
５及びＹ２４はＸ及びＹに示す如くＣ３２２の書込みア
ドレスがセットされ、ＭＡＲ２Ｂの出力がＭＡＲに示す
如＜ＥＰＲＯＭ２９のアドレスを指示する。
そしてＯＰ比出力書込指示Ｃ８Ｗにより、この時読出さ
れたマイクロプログラムが、ＣＳライトイネーブルで示
すタイミングで、Ｃ５２２に書込まれる。
れたマイクロプログラムが、ＣＳライトイネーブルで示
すタイミングで、Ｃ５２２に書込まれる。
即ち第１図において、電源投入時には初期時のリセット
により第２図フェーズ１に示す如く、ＰＳＡ２０はＯに
セットされる。このＯはマルチプレクサ２１を経てＣＳ
アドレスとしてＣ３２２に送出される。
により第２図フェーズ１に示す如く、ＰＳＡ２０はＯに
セットされる。このＯはマルチプレクサ２１を経てＣＳ
アドレスとしてＣ３２２に送出される。
第３図はＣ３２２の構成例を説明する図である。
ＣＳ２２はローディング用プログラムの格納される小容
量のＲＯＭ領域２２１とＥＰＲＯＭ２９から読出したマ
イクロプログラムを格納するＲＡＭ領域２２２とに分割
され、ローディング用プログラム領域２２１ は例えば
アドレスが００００からｏｏｐｐまでであり、ＲＡＭ領
域は０１００以上とする。
量のＲＯＭ領域２２１とＥＰＲＯＭ２９から読出したマ
イクロプログラムを格納するＲＡＭ領域２２２とに分割
され、ローディング用プログラム領域２２１ は例えば
アドレスが００００からｏｏｐｐまでであり、ＲＡＭ領
域は０１００以上とする。
従ってＰＳＡ２０の送出したアドレス０はＲＯＭ領域２
２１のアドレス０ｄ００を指示しており、ローディング
用プログラムの始めの部分が読出され、０Ｐ２３に格納
される。
２１のアドレス０ｄ００を指示しており、ローディング
用プログラムの始めの部分が読出され、０Ｐ２３に格納
される。
第４図は第１図の動作を説明するフローチャートである
。
。
０Ｐ２３に格納される命令は、第２図ＣＳ出力に示す如
く、まずＭＡＲ２Ｂに０をセットするように指示してお
り、フェーズ２においてＸ２５に０１のセットを、フェ
ーズ３でＹ２４に００のセットを指示している。そして
フェーズ４でＣ３２２に書込みを命令するＣＳ、Ｗが指
示される。
く、まずＭＡＲ２Ｂに０をセットするように指示してお
り、フェーズ２においてＸ２５に０１のセットを、フェ
ーズ３でＹ２４に００のセットを指示している。そして
フェーズ４でＣ３２２に書込みを命令するＣＳ、Ｗが指
示される。
従って０Ｐ２３は１フ工−ズ分ずれてｏＰ比出力示す如
く、上記命令をマルチプレクサ２７を経てＭＡＲ２Ｂに
送出して、ＭＡＲ２Ｂをフェーズ３でＯにセットする。
く、上記命令をマルチプレクサ２７を経てＭＡＲ２Ｂに
送出して、ＭＡＲ２Ｂをフェーズ３でＯにセットする。
又フェーズ４でＸ２５を０１に、フェーズ５でＹ２４を
００にセットする。ＭＡＲ２８の指示するアドレスＯで
ＥＰＲＯＭ２９から読出されたマイクロプログラムは、
フェーズ５のＣＳライトイネーブル信号により、ＣＳア
ドレスが指示するＣ３２２の０１００番地に書込まれる
。
００にセットする。ＭＡＲ２８の指示するアドレスＯで
ＥＰＲＯＭ２９から読出されたマイクロプログラムは、
フェーズ５のＣＳライトイネーブル信号により、ＣＳア
ドレスが指示するＣ３２２の０１００番地に書込まれる
。
フェーズ５のＣ８出力は書込み動作のため読出しが停止
し、フェーズ６で次の命令が読出される。
し、フェーズ６で次の命令が読出される。
従ってフェーズ６ではＯＰ出力はノーオペレーションＮ
０ＯＰである。
０ＯＰである。
フェーズ７のＯＰ出力はＭＡＲ２８がエンドか否かチェ
ックすることを指示している。第４図に示す如く、ＭＡ
Ｒ２８がエンドであればＥＰＲＯＭ２９のマイクロプロ
グラムは総て読出されたことを意味するため、Ｃ３２２
のアドレス０１００にブランチして通常の処理ルーチン
に移行する。
ックすることを指示している。第４図に示す如く、ＭＡ
Ｒ２８がエンドであればＥＰＲＯＭ２９のマイクロプロ
グラムは総て読出されたことを意味するため、Ｃ３２２
のアドレス０１００にブランチして通常の処理ルーチン
に移行する。
即ち、演算回路２６は端子Ａ又は０Ｐ２３から入り、演
算用レジスタＸ２５とＹ２４に格納されるデータを演算
する動作に移行する。
算用レジスタＸ２５とＹ２４に格納されるデータを演算
する動作に移行する。
ＭＡＲ２８がエンドでなければ、フェーズ８でＭＡ Ｒ
２８ニ＋ Ｉ Ｌテ、ＥＰＲＯＭ２９のアドレスをイン
クリメントする。次にフェーズ９でＹ２４がＦＦに達し
たかを調べ、達していなければフェーズ１０で、演算回
路２６に指示してＹ２４に＋１させ、Ｘ２５の０１と共
にマルチプレクサ２１を経てＣ３２２に０１０１のアド
レスを送出する。
２８ニ＋ Ｉ Ｌテ、ＥＰＲＯＭ２９のアドレスをイン
クリメントする。次にフェーズ９でＹ２４がＦＦに達し
たかを調べ、達していなければフェーズ１０で、演算回
路２６に指示してＹ２４に＋１させ、Ｘ２５の０１と共
にマルチプレクサ２１を経てＣ３２２に０１０１のアド
レスを送出する。
若しＹ２４がＦＦに達しておれば、演算回路２６に指示
してＹ２４を００にセットし、Ｘ２５に＋１してＣ３２
２のアドレスを０２００とする。
してＹ２４を００にセットし、Ｘ２５に＋１してＣ３２
２のアドレスを０２００とする。
以上説明した如く、本発明は初期プログラムローディン
グ用に専用のハードウェアを必要とせず、既設のプロセ
ッサ制御回路を利用してアクセスタイムの遅いＲＯＭか
ら、アクセスタイムの速いＲＡＭにマイクロプログラム
をローディングすることが出来る。
グ用に専用のハードウェアを必要とせず、既設のプロセ
ッサ制御回路を利用してアクセスタイムの遅いＲＯＭか
ら、アクセスタイムの速いＲＡＭにマイクロプログラム
をローディングすることが出来る。
第１図は本発明の一実施例を示す回路のブロック図であ
る。 第２図は第１図の動作を説明するタイムチャート、第３
図はＣＳの構成例を説明する図、 第４図は第１図の動作を説明するフローチャートである
。 図において、 ２０はアドレスレジスタ、 ２１．２７はマルチプレクサ、２２は制御記憶、２３は
オペレーションレジスタ、 ２４．２５は演算用レジスタ、２６は演算回路、２８は
レジスタ、 ２９はＥＰＲＯＭである。 第 １２ Ｃ３ｆ）構成１列０免−寸う図 ′４３ 図
る。 第２図は第１図の動作を説明するタイムチャート、第３
図はＣＳの構成例を説明する図、 第４図は第１図の動作を説明するフローチャートである
。 図において、 ２０はアドレスレジスタ、 ２１．２７はマルチプレクサ、２２は制御記憶、２３は
オペレーションレジスタ、 ２４．２５は演算用レジスタ、２６は演算回路、２８は
レジスタ、 ２９はＥＰＲＯＭである。 第 １２ Ｃ３ｆ）構成１列０免−寸う図 ′４３ 図
Claims (1)
- 【特許請求の範囲】 マイクロプログラムのローディングを指示する命令を格
納する制御記憶（２２）と、次に実行すべき命令が格納
されている該制御記憶（２２）のアドレスを示すアドレ
スレジスタ（２０）と、該制御記憶（２２）から読出し
た命令を格納するオペレーションレジスタ（２３）と、
該オペレーションレジスタ（２３）に格納された命令に
より、前記制御記憶（２２）に書込むマイクロプログラ
ムの書込みアドレスをセットする演算レジスタ（２４、
２５）と、前記オペレーションレジスタ（２３）と該演
算用レジスタ（２４、２５）の内容により演算する演算
回路（２６）とを備えたプロセッサにおいて、 該演算用レジスタ（２４、２５）の出力と前記アドレス
レジスタ（２０）の出力とを切替えて前記制御記憶（２
２）に供給する切替回路（２１）を設け、該切替回路（
２１）を経て前記アドレスレジスタ（２０）が送出する
アドレスを前記制御記憶（２２）に供給して命令を順次
読出し、該命令に基づき演算回路（２６）が演算した書
込みアドレスを前記演算用レジスタ（２４、２５）に格
納し、該演算用レジスタ（２４、２５）のアドレスを前
記切替回路（２１）を経て制御記憶（２２）に供給して
マイクロプログラムの書込みを行うことを特徴とするプ
ロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187385A JPS61240332A (ja) | 1985-04-17 | 1985-04-17 | プロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187385A JPS61240332A (ja) | 1985-04-17 | 1985-04-17 | プロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240332A true JPS61240332A (ja) | 1986-10-25 |
Family
ID=13758577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187385A Pending JPS61240332A (ja) | 1985-04-17 | 1985-04-17 | プロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240332A (ja) |
-
1985
- 1985-04-17 JP JP8187385A patent/JPS61240332A/ja active Pending
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