JPH03182949A - 計算機システムにおける主記憶装置の診断方式 - Google Patents
計算機システムにおける主記憶装置の診断方式Info
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- JPH03182949A JPH03182949A JP1322970A JP32297089A JPH03182949A JP H03182949 A JPH03182949 A JP H03182949A JP 1322970 A JP1322970 A JP 1322970A JP 32297089 A JP32297089 A JP 32297089A JP H03182949 A JPH03182949 A JP H03182949A
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- 238000003860 storage Methods 0.000 title claims abstract description 36
- 238000012360 testing method Methods 0.000 claims abstract description 35
- 238000003745 diagnosis Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 3
- 238000002405 diagnostic procedure Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 2
- 238000011888 autopsy Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔(既 要]
本発明は計算機システムにおiJる主記憶装置の診断方
式に関し、 主記憶装置の診断時間を短縮することを目的とし、 主記憶装置と、システム制御装置と、該主記憶装置をア
クセスする複数の制御装置とを備える計算機システムに
おける主記憶装置の診断方式であって、該主記憶装置を
診断する試験部を該制御装置にそれぞれロードするとと
もに、それぞれ異なる診断領域を前記ロードされた各試
験部に通知し、診断処理を同時実行させる管理部を該シ
ステム制御装置に設け、該試験部を複数の該制御装置に
ロードし異なる診断領域をそれぞれ通知して、該主記憶
装置の診断領域を該制御装置により分割して診断するよ
うに構成する。
式に関し、 主記憶装置の診断時間を短縮することを目的とし、 主記憶装置と、システム制御装置と、該主記憶装置をア
クセスする複数の制御装置とを備える計算機システムに
おける主記憶装置の診断方式であって、該主記憶装置を
診断する試験部を該制御装置にそれぞれロードするとと
もに、それぞれ異なる診断領域を前記ロードされた各試
験部に通知し、診断処理を同時実行させる管理部を該シ
ステム制御装置に設け、該試験部を複数の該制御装置に
ロードし異なる診断領域をそれぞれ通知して、該主記憶
装置の診断領域を該制御装置により分割して診断するよ
うに構成する。
本発明は、剖算機システムにおtelる主記憶装置の診
断方式の改良に関する。
断方式の改良に関する。
計算機システムの運用開始前に行う初期診断テストの対
象として、主記憶装置がある。
象として、主記憶装置がある。
この診断テストは、主記憶の全領域にわたって行われる
ため、主記憶の容量が増大するに従い診断時間がかかる
。
ため、主記憶の容量が増大するに従い診断時間がかかる
。
このため、診断時間を短縮する主記憶装置の診断方式が
求められている。
求められている。
第4図は従来の診断方式説明図である。
第4図は電算機システム例を示したもので、主記憶装置
1、回線制御等を行う複数のチャネル制御語M2へ、シ
ステム制御装置3、命令制御装置4、ディスク装置6等
より構成されており、図示のごとくそれぞれメモリバス
、I10バスに接続されている。これらシステム制御装
置3.チャネル制御装置2.命令制御装置4はそれぞれ
プロセッサを備えており、主記憶装置1をアクセスしつ
つ平行的に動作する。
1、回線制御等を行う複数のチャネル制御語M2へ、シ
ステム制御装置3、命令制御装置4、ディスク装置6等
より構成されており、図示のごとくそれぞれメモリバス
、I10バスに接続されている。これらシステム制御装
置3.チャネル制御装置2.命令制御装置4はそれぞれ
プロセッサを備えており、主記憶装置1をアクセスしつ
つ平行的に動作する。
ディスク装置6には、システム制御装置3の制ネ卸メモ
リ5にロードされるシステムプログラムチャネル制御装
置2Aにダウンロードされるチャネルプログラム等が格
納されており、電源投入時にそれぞれロードされて運用
が開始される。
リ5にロードされるシステムプログラムチャネル制御装
置2Aにダウンロードされるチャネルプログラム等が格
納されており、電源投入時にそれぞれロードされて運用
が開始される。
システムプログラムには診断プログラム7が設けられて
おり、運用開始に先立ち、システム制御装置3のプロセ
ンサにより動作して各種ハードウェアの初期診断が行わ
れる。
おり、運用開始に先立ち、システム制御装置3のプロセ
ンサにより動作して各種ハードウェアの初期診断が行わ
れる。
主記憶装置lの診断では、主記憶装置1の全領域がアク
セスされ、リード/ライトデータの比較等により良否が
判定されている。
セスされ、リード/ライトデータの比較等により良否が
判定されている。
計算機システムでは、初期診断として主記憶装置lの全
領域にわたり診断が行われているが、リード/ライトデ
ータの比較試験の他、主記憶の高密度化に伴う素子間の
分離試験等、試験項目が多様化しつつある。
領域にわたり診断が行われているが、リード/ライトデ
ータの比較試験の他、主記憶の高密度化に伴う素子間の
分離試験等、試験項目が多様化しつつある。
このため、システム制御装置のみを使用して診断を行う
従来の方法では、主記憶容量が増大すると、診断時間、
従って電源投入から運用開始までに時間がかかるという
課題がある。
従来の方法では、主記憶容量が増大すると、診断時間、
従って電源投入から運用開始までに時間がかかるという
課題がある。
本発明は以上の課題に鑑み、診断時間を短縮する計算機
システムにおける主記憶装置の診断方式を提供すること
を目的とする。
システムにおける主記憶装置の診断方式を提供すること
を目的とする。
上記目的を達成するため、本発明の計算機システムにお
ける主記憶装置の診断方式は、第1図本発明の原理図に
示すように、 主記憶装置1と、システム制御装置3と、主記憶装置1
をアクセスする複数の制御装置2とを備える計算機シス
テムにおいて、 主記憶装置1を診断する試験部22を制御装置2@にそ
れぞれロードするとともに、それぞれ異なる診断領域を
前記ロードされた各試験部22に通知し、診断処理を同
時実行させる管理部21をシステム制御語M3に設ける
。
ける主記憶装置の診断方式は、第1図本発明の原理図に
示すように、 主記憶装置1と、システム制御装置3と、主記憶装置1
をアクセスする複数の制御装置2とを備える計算機シス
テムにおいて、 主記憶装置1を診断する試験部22を制御装置2@にそ
れぞれロードするとともに、それぞれ異なる診断領域を
前記ロードされた各試験部22に通知し、診断処理を同
時実行させる管理部21をシステム制御語M3に設ける
。
システム制御装置3の管理部21(プログラムで構成さ
れる)は、複数の制御装置2に同一の試験部22(プロ
グラム)をそれぞれロードし、異なる診断領域をそれぞ
れ各試験部22に通知して診断を同時実行させる。
れる)は、複数の制御装置2に同一の試験部22(プロ
グラム)をそれぞれロードし、異なる診断領域をそれぞ
れ各試験部22に通知して診断を同時実行させる。
各制御装置2にロードされた試験部22は、制御語N2
の備えるプロセッサにより動作し、通知された診断領域
内を試験する。
の備えるプロセッサにより動作し、通知された診断領域
内を試験する。
以上により、主記憶装置1の全領域が、複数の制御装置
2で分割されて平行的に診断されるため、診断時間は(
1/制御装置数)に短縮されることになる。
2で分割されて平行的に診断されるため、診断時間は(
1/制御装置数)に短縮されることになる。
なお、制御装置2としては、チャネル制御装置命令制御
装置等、プロセッサ、メモリを内蔵し主記憶装置1がア
クセス可能であれば使用でき、またシステム制御装置3
がその一部を分担することもできる。
装置等、プロセッサ、メモリを内蔵し主記憶装置1がア
クセス可能であれば使用でき、またシステム制御装置3
がその一部を分担することもできる。
〔実施例]
本発明の実施例を図面を参照しつつ詳細に説明する。
本実施例では、3台のチャネル制御装置に試験部22を
ロードし主記憶領域を3分割して試験する例を示す。
ロードし主記憶領域を3分割して試験する例を示す。
第2図は一実施例の構成図、第3図は診断処理フローチ
ャー1・図である。第2図において、1は診断対象の主
記憶装置、 2a、 2b、 2cはチャネル制御装置で、それぞれ
プロセンリ′およびメモリを備え、システム制御装置3
の指示により主記憶装置1と図示省略したI10装置と
の間のデータ転送を制御する。
ャー1・図である。第2図において、1は診断対象の主
記憶装置、 2a、 2b、 2cはチャネル制御装置で、それぞれ
プロセンリ′およびメモリを備え、システム制御装置3
の指示により主記憶装置1と図示省略したI10装置と
の間のデータ転送を制御する。
3はシステム全体を制御するシステム制御装置で、プロ
セッサを備え管理部21がロードされて初期診断を管理
する。
セッサを備え管理部21がロードされて初期診断を管理
する。
20は診断プログラムで、管理部21と試験部22とで
構成される。
構成される。
2jは管理部で、システム制御装置3内の制御メモリに
ロードされ、システム制御装置3のプロセ22は試験部
で、チャネル制御装置2a、 2b、 2cにロートさ
れ、それぞれのプロセッサにより動作して、指示された
診断領域の診断を行う。
ロードされ、システム制御装置3のプロセ22は試験部
で、チャネル制御装置2a、 2b、 2cにロートさ
れ、それぞれのプロセッサにより動作して、指示された
診断領域の診断を行う。
またチャネル制御装置2aにおいて、
8はプロセッサCPLIで、チャネル制御装置2aの各
部を制御する。
部を制御する。
9はROMに格納されているローダで、電源投入時に各
種チャネル制御用プログラムおよび試験部22を、ディ
スク装置6より主記憶装置1を介して内蔵するメモリに
ロー1・する。
種チャネル制御用プログラムおよび試験部22を、ディ
スク装置6より主記憶装置1を介して内蔵するメモリに
ロー1・する。
10aは複数のレジスタで、システム制御装置3との間
の通信に使用される。
の通信に使用される。
なお、チャネル制御装置2h、 2cの構成はチャネル
制御装置2aと同一であり、その詳細図は省略したが、
10b、 10cはレジスタ10aに対応する。その他
全図を通して同一符号は同一対象物を表す。
制御装置2aと同一であり、その詳細図は省略したが、
10b、 10cはレジスタ10aに対応する。その他
全図を通して同一符号は同一対象物を表す。
以上の構成による診断動作を、以下第2図、第3図を参
照しつつ説明する。
照しつつ説明する。
(1) システム制御装置3にディスク装置6より管
理部21がロードされ、初期診断時に起動される。
理部21がロードされ、初期診断時に起動される。
(2)管理部21は、試験部22をディスク装置6より
主記憶装置1にロードして、ローダ9にチャネル制御装
置2a内にそれぞれ転送させ(ダウンロード)、診断領
域aのアドレス情報30として、先頭アドレス(イ)お
よび最終アドレス(ロ)をレジスタ10aにセットする
。
主記憶装置1にロードして、ローダ9にチャネル制御装
置2a内にそれぞれ転送させ(ダウンロード)、診断領
域aのアドレス情報30として、先頭アドレス(イ)お
よび最終アドレス(ロ)をレジスタ10aにセットする
。
同様にして、チャネル制御装置2b、2cに試験部22
をロードし、診断領域す、cのアドレス情報30(先頭
アドレス、最終アドレス)として(口2 ハ)。
をロードし、診断領域す、cのアドレス情報30(先頭
アドレス、最終アドレス)として(口2 ハ)。
(ハ、二)をレジスタ10b、10cにそれぞれセント
する。
する。
(3)続いて管理部21は各チャネル制御装置2a+
2b。
2b。
2cに診断開始指示(SIO)を行う。
(4)各チャネル制御卸装置2a、 2b、 2cの各
試験部22が起動され、レジスタ10a、 10b、
10cにセットされたアドレス情報30を読み取り、そ
れぞれ自己に割り当てられた診断領域a、b、cの診断
を実施する。
試験部22が起動され、レジスタ10a、 10b、
10cにセットされたアドレス情報30を読み取り、そ
れぞれ自己に割り当てられた診断領域a、b、cの診断
を実施する。
(5)各試験部22の診断が平行的に行われる。複数の
試験部22による主記憶装置1のアクセスが競合すると
きは、システム制御装置3によって競合制御が行われる
。
試験部22による主記憶装置1のアクセスが競合すると
きは、システム制御装置3によって競合制御が行われる
。
(6)試験終了結果がレジスタIOa、 ]Ob、 1
0cを介し、管理部21に通知される。
0cを介し、管理部21に通知される。
(7)管理部2]は通知された診断結果に基づき、主記
憶装置1の良否を判定する。
憶装置1の良否を判定する。
以上により、チャネル制御装置2a、 2b、 2cに
より、主記憶装置1は診断領域a、’b、cに分割、且
つ平行的に診断されることになり、略、制御装置数分の
1に診断時間が短縮される。
より、主記憶装置1は診断領域a、’b、cに分割、且
つ平行的に診断されることになり、略、制御装置数分の
1に診断時間が短縮される。
なお以上の説明では試験部22のロード先をチャネル制
御装置2a、 2b、 2cとしたが、命令制御装置4
を含めてもよく、さらにはシステム制御装置3に分担さ
せてもよく、プロセンサを備えて主記憶。
御装置2a、 2b、 2cとしたが、命令制御装置4
を含めてもよく、さらにはシステム制御装置3に分担さ
せてもよく、プロセンサを備えて主記憶。
装置1がアクセス可能であればすべて利用できる。
以上の述べたように、本発明は、主記憶装置をそれぞれ
複数の制御装置で分割診断する主記憶装置の診断方式で
あるから、診断時間が短縮できる効果がある。
複数の制御装置で分割診断する主記憶装置の診断方式で
あるから、診断時間が短縮できる効果がある。
第1図は本発明の原理図、
第2図は一実施例の構成国、
第3図は診断処理フローチャート図、
第4図は従来の診断方式説明図である。
図中、1は主記憶装置、2は制御装置、2a+2bt2
0はチャネル制御装置、3はシステム制御装置、4は命
令制御装置、5は制御メモリ、6はディスク装置、7.
20は診断プログラム、8はプロセッサCPU 、 9
はローダ、10a、 10b、 10cはレジスタ、2
1は管理部、22は試験部、30はアドレス情報である
。
0はチャネル制御装置、3はシステム制御装置、4は命
令制御装置、5は制御メモリ、6はディスク装置、7.
20は診断プログラム、8はプロセッサCPU 、 9
はローダ、10a、 10b、 10cはレジスタ、2
1は管理部、22は試験部、30はアドレス情報である
。
Claims (1)
- 【特許請求の範囲】 主記憶装置(1)と、システム制御装置(3)と、該主
記憶装置をアクセスする複数の制御装置(2)とを備え
る計算機システムにおける主記憶装置の診断方式であっ
て、 該主記憶装置(1)を診断する試験部(22)を該制御
装置(2)にそれぞれロードするとともに、それぞれ異
なる診断領域を前記ロードされた各試験部に通知し、診
断処理を同時実行させる管理部(21)を該システム制
御装置(3)に設け、 該試験部(22)を複数の該制御装置(2)にロードし
異なる診断領域をそれぞれ通知して、該主記憶装置の診
断領域を該制御装置により分割して診断することを特徴
とする計算機システムにおける主記憶装置の診断方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1322970A JPH03182949A (ja) | 1989-12-12 | 1989-12-12 | 計算機システムにおける主記憶装置の診断方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1322970A JPH03182949A (ja) | 1989-12-12 | 1989-12-12 | 計算機システムにおける主記憶装置の診断方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03182949A true JPH03182949A (ja) | 1991-08-08 |
Family
ID=18149686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1322970A Pending JPH03182949A (ja) | 1989-12-12 | 1989-12-12 | 計算機システムにおける主記憶装置の診断方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03182949A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003015964A (ja) * | 2001-06-27 | 2003-01-17 | Denso Corp | マイクロコンピュータ |
-
1989
- 1989-12-12 JP JP1322970A patent/JPH03182949A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003015964A (ja) * | 2001-06-27 | 2003-01-17 | Denso Corp | マイクロコンピュータ |
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