JPS6228874B2 - - Google Patents
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- JPS6228874B2 JPS6228874B2 JP54043774A JP4377479A JPS6228874B2 JP S6228874 B2 JPS6228874 B2 JP S6228874B2 JP 54043774 A JP54043774 A JP 54043774A JP 4377479 A JP4377479 A JP 4377479A JP S6228874 B2 JPS6228874 B2 JP S6228874B2
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- 238000012360 testing method Methods 0.000 claims description 78
- 230000015654 memory Effects 0.000 claims description 50
- 230000004044 response Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000007493 shaping process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は例えば半導体メモリ或いはマイクロ
プロセツサ等の動作を試験するIC試験装置に関
し、特に試験に無駄な時間が発生しないようにし
短かい時間に効率よくICを試験することができ
るIC試験装置を提供しようとするものである。
プロセツサ等の動作を試験するIC試験装置に関
し、特に試験に無駄な時間が発生しないようにし
短かい時間に効率よくICを試験することができ
るIC試験装置を提供しようとするものである。
IC試験装置は一般にパターン発生器を内蔵
し、このパターン発生器から試験パターンと期待
値パターンとを出力させ被試験素子に各種の試験
パターンを与え、その試験パターンに対する応答
を被試験素子から読出し、この読出信号と期待値
パターンとを比較器にて比較し、その一致、不一
致を判定して被試験素子の良、不良を判別するよ
うにしている。
し、このパターン発生器から試験パターンと期待
値パターンとを出力させ被試験素子に各種の試験
パターンを与え、その試験パターンに対する応答
を被試験素子から読出し、この読出信号と期待値
パターンとを比較器にて比較し、その一致、不一
致を判定して被試験素子の良、不良を判別するよ
うにしている。
ところでこのようなIC試験を行なう場合に、
各試験パターン或いは期待値パターンに対応して
各種の制御信号が必要となる。例えばその一例と
して、ワンチツプ型マイクロプロセツサのような
IC素子はコストダウン及び形状の小型化等の目
的で外部端子数を極力少なくするようにしてい
る。このため各端子ピンは入力端子と出力端子を
兼用し、時間をわけて入力端子として使用したり
出力端子として使用したりするようにしている。
このような入出力兼用端子を持つ半導体素子を試
験するには試験パターンを与えたとき、その各試
験パターンに含まれる指令信号に基ずいて各端子
について入力のタイミングか出力のタイミングか
判定をし、入力のタイミングにある端子について
は駆動回路を通じて試験パターンを与え、出力の
タイミングにある端子についてはその端子に接続
された駆動回路の動作を停止させ、代つて読出回
路を動作させて読出状態となるように制御する必
要がある。
各試験パターン或いは期待値パターンに対応して
各種の制御信号が必要となる。例えばその一例と
して、ワンチツプ型マイクロプロセツサのような
IC素子はコストダウン及び形状の小型化等の目
的で外部端子数を極力少なくするようにしてい
る。このため各端子ピンは入力端子と出力端子を
兼用し、時間をわけて入力端子として使用したり
出力端子として使用したりするようにしている。
このような入出力兼用端子を持つ半導体素子を試
験するには試験パターンを与えたとき、その各試
験パターンに含まれる指令信号に基ずいて各端子
について入力のタイミングか出力のタイミングか
判定をし、入力のタイミングにある端子について
は駆動回路を通じて試験パターンを与え、出力の
タイミングにある端子についてはその端子に接続
された駆動回路の動作を停止させ、代つて読出回
路を動作させて読出状態となるように制御する必
要がある。
更に被試験素子から読出された信号について各
端子毎に期待値パターンと比較するか否かを設定
できるようにした場合にはその比較するか否かを
表わすマスクデータを比較器に与える必要があ
る。
端子毎に期待値パターンと比較するか否かを設定
できるようにした場合にはその比較するか否かを
表わすマスクデータを比較器に与える必要があ
る。
従来、これら入力と出力のタイミングデータと
及び各端子別に期待値と出力信号とを比較するか
否かを決める制御データは試験パターンを収納し
た主メモリから読出されている。
及び各端子別に期待値と出力信号とを比較するか
否かを決める制御データは試験パターンを収納し
た主メモリから読出されている。
第１図は従来のIC試験装置である。図中１は
試験パターンを収納したメモリを示し、Pcはこ
の主メモリ１の各アドレスを順次アクセスするプ
ログラムカウンタである。２は被試験素子を示
す。メモリ１には試験パターンA1，A2，……
と、入出力制御データB1，B2，……と、マスク
データC1，C2，……と、期待値パターンD1，
D2，……が番地別に収納されている。先ずプロ
グラムカウンタPcのアクセスにより例えば試験
パターンA1が読出されると、その試験パターン
A1は入力波形整形回路３に取り込まれ、被試験
素子２の型式によつて必要な例えばレベルを合せ
る等の波形整形を施こし、被試験素子２に供給さ
れる。次に例えば入出力制御データB1が読出さ
れると、このデータは入出力制御レジスタ４に収
納され、その出力信号によつて波形整形回路３か
ら被試験素子２の各入出力端子に供給されるパタ
ーン信号を供給するか否かを切換制御する。被試
験素子２の出力信号は論理比較回路５に供給され
る。この論理比較回路５にはメモリ１から期待値
パターン例えばD1が読出されて与えられ被試験
素子２の出力と期待値パターンとを比較する。
こゝでこの論理比較回路５に附属してマスクレジ
スタ６が設けられ、このマスクレジスタ６にメモ
リ１からマスクデータが与えられ、このマスクデ
ータにより被試験素子２の各端子別に論理比較す
るか否かが設定されて、比較を行なうことが設定
された端子についてだけ論理比較が実行される。
レジスタ４及び６に収納された入出力制御データ
及びマスクデータは試験パターンが１〜数パター
ンが読出される毎に必要に応じて新たなデータに
入れ替られて各種の試験が実行される。
試験パターンを収納したメモリを示し、Pcはこ
の主メモリ１の各アドレスを順次アクセスするプ
ログラムカウンタである。２は被試験素子を示
す。メモリ１には試験パターンA1，A2，……
と、入出力制御データB1，B2，……と、マスク
データC1，C2，……と、期待値パターンD1，
D2，……が番地別に収納されている。先ずプロ
グラムカウンタPcのアクセスにより例えば試験
パターンA1が読出されると、その試験パターン
A1は入力波形整形回路３に取り込まれ、被試験
素子２の型式によつて必要な例えばレベルを合せ
る等の波形整形を施こし、被試験素子２に供給さ
れる。次に例えば入出力制御データB1が読出さ
れると、このデータは入出力制御レジスタ４に収
納され、その出力信号によつて波形整形回路３か
ら被試験素子２の各入出力端子に供給されるパタ
ーン信号を供給するか否かを切換制御する。被試
験素子２の出力信号は論理比較回路５に供給され
る。この論理比較回路５にはメモリ１から期待値
パターン例えばD1が読出されて与えられ被試験
素子２の出力と期待値パターンとを比較する。
こゝでこの論理比較回路５に附属してマスクレジ
スタ６が設けられ、このマスクレジスタ６にメモ
リ１からマスクデータが与えられ、このマスクデ
ータにより被試験素子２の各端子別に論理比較す
るか否かが設定されて、比較を行なうことが設定
された端子についてだけ論理比較が実行される。
レジスタ４及び６に収納された入出力制御データ
及びマスクデータは試験パターンが１〜数パター
ンが読出される毎に必要に応じて新たなデータに
入れ替られて各種の試験が実行される。
このように従来は共通のメモリ１から試験パタ
ーンA1，A2，……と、入出力制御データB1，
B2，……と、マスクデータC1，C2，……をそれ
ぞれ読出して入出力制御データB1，B2，……と
及びマスクデータC1，C2，……をレジスタ４と
６に分配して収納するようにしているから、これ
らのデータを各レジスタ４と６に収納する間に一
般にダミーサイクルと称する無駄時間が発生し、
１つの素子を試験するに必要な時間が長くなつて
しまう欠点がある。つまり被試験素子２を簡単に
試験するには試験パターンA1，A2，……と期待
値パターンD1，D2，……が次々と読出されれ
ば、連続的に試験を行うことができるが、従来に
おいては、試験パターンA1，A2，……と期待値
パターンD1，D2，……を読出す間に主メモリ１
から入出力制御データB1、B2……及びマスクデ
ータC1，C2，……をも読出しているため、これ
らデータB1，B2，……、C1，C2……を読出して
レジスタに収納する間は被試験素子２に対する試
験を行うことができず、これがダミーサイクルと
なる。更にメモリ１に試験パターン及び入出力制
御データ、マスクデータ、期待値パターン等を各
番地別に収納しているためメモリ１としては大き
な容量のものが要求される。換言すれば入出力制
御データ及びマスクデータの種類は限られている
にもかかわらず試験パターン及び期待値パターン
の数パターン毎に入出力制御パターン及びマスク
パターンを記憶しておく必要がありメモリ１の利
用率が悪い欠点がある。
ーンA1，A2，……と、入出力制御データB1，
B2，……と、マスクデータC1，C2，……をそれ
ぞれ読出して入出力制御データB1，B2，……と
及びマスクデータC1，C2，……をレジスタ４と
６に分配して収納するようにしているから、これ
らのデータを各レジスタ４と６に収納する間に一
般にダミーサイクルと称する無駄時間が発生し、
１つの素子を試験するに必要な時間が長くなつて
しまう欠点がある。つまり被試験素子２を簡単に
試験するには試験パターンA1，A2，……と期待
値パターンD1，D2，……が次々と読出されれ
ば、連続的に試験を行うことができるが、従来に
おいては、試験パターンA1，A2，……と期待値
パターンD1，D2，……を読出す間に主メモリ１
から入出力制御データB1、B2……及びマスクデ
ータC1，C2，……をも読出しているため、これ
らデータB1，B2，……、C1，C2……を読出して
レジスタに収納する間は被試験素子２に対する試
験を行うことができず、これがダミーサイクルと
なる。更にメモリ１に試験パターン及び入出力制
御データ、マスクデータ、期待値パターン等を各
番地別に収納しているためメモリ１としては大き
な容量のものが要求される。換言すれば入出力制
御データ及びマスクデータの種類は限られている
にもかかわらず試験パターン及び期待値パターン
の数パターン毎に入出力制御パターン及びマスク
パターンを記憶しておく必要がありメモリ１の利
用率が悪い欠点がある。
この発明の第１の目的はダミーサイクルが発生
しないこの種IC試験装置を提供するにある。
しないこの種IC試験装置を提供するにある。
この発明の第２の目的は試験パターン及び期待
値パターンを収納する主メモリの容量を小さくで
きるIC試験装置を提供するにある。
値パターンを収納する主メモリの容量を小さくで
きるIC試験装置を提供するにある。
この発明では入出力制御データ及びマスクデー
タ等の制御データを別に設けた補助メモリに収納
し、この補助メモリを試験パターン及び期待値パ
ターンの一部に附加したアドレス信号によつてア
クセスし、試験パターン又は期待値パターンを読
出すのと同時に補助メモリから入出力制御データ
及びマスクデータ等の制御データを読出すように
し、ダミーサイクル無しに試験を行なうことがで
きるように構成したものである。
タ等の制御データを別に設けた補助メモリに収納
し、この補助メモリを試験パターン及び期待値パ
ターンの一部に附加したアドレス信号によつてア
クセスし、試験パターン又は期待値パターンを読
出すのと同時に補助メモリから入出力制御データ
及びマスクデータ等の制御データを読出すように
し、ダミーサイクル無しに試験を行なうことがで
きるように構成したものである。
よつてこの発明によれば試験時間を短縮できる
と共に試験パターン及び期待値パターンを収納す
る主メモリの容量を小さいもので済ませることが
できる。
と共に試験パターン及び期待値パターンを収納す
る主メモリの容量を小さいもので済ませることが
できる。
以下にこの発明の一実施例を図面を用いて詳細
に説明する。
に説明する。
第２図はこの発明の一実施例を示す。図中１は
主メモリを示す。この主メモリ１に対しこの発明
においては補助メモリ７と８を設ける。補助メモ
リ７には、こゝでは例えば入出力制御データを収
納し、補助メモリ８にはマスクデータを収納す
る。主メモリ１には試験パターンと及び期待値パ
ターンを記憶すると共にこれら試験パターン及び
期待値パターンの一部に補助メモリ７及び８のア
ドレス信号を記憶する。従つて主メモリ１はこま
かく見れば試験及び期待値パターンを収納したパ
ターンフアイル部１ａと補助メモリ７及び８のア
ドレス信号を収納したアドレスフアイル部１ｂ，
１ｃとに分けることができる。尚Pcはプログラ
ムカウンタを示し、主メモリ１はこのプログラム
カウンタPcによつて順次アクセスされる。
主メモリを示す。この主メモリ１に対しこの発明
においては補助メモリ７と８を設ける。補助メモ
リ７には、こゝでは例えば入出力制御データを収
納し、補助メモリ８にはマスクデータを収納す
る。主メモリ１には試験パターンと及び期待値パ
ターンを記憶すると共にこれら試験パターン及び
期待値パターンの一部に補助メモリ７及び８のア
ドレス信号を記憶する。従つて主メモリ１はこま
かく見れば試験及び期待値パターンを収納したパ
ターンフアイル部１ａと補助メモリ７及び８のア
ドレス信号を収納したアドレスフアイル部１ｂ，
１ｃとに分けることができる。尚Pcはプログラ
ムカウンタを示し、主メモリ１はこのプログラム
カウンタPcによつて順次アクセスされる。
補助メモリ７の出力側にはこゝでは入出力制御
レジスタ４を設け、また補助メモリ８の出力側に
はマスクレジスタ６を設ける。第２図の装置の動
作は以下のように行われる。
レジスタ４を設け、また補助メモリ８の出力側に
はマスクレジスタ６を設ける。第２図の装置の動
作は以下のように行われる。
(a) 主メモリ１はプログラムカウンタPcからア
クセスされて例えば先ずパターンフアイル１ａ
にストアされている試験パターンAiが読出さ
れて入力波形整形回路３に一時記憶される。こ
れと同時に主メモリ１のアドレスフアイル１ｂ
及び１ｃよりその試験パターンと対応する入出
力制御データBi及びマスクデータCiをそれぞれ
ストアしている補助メモリ７及び８のアドレス
が読出されて、それぞれ補助メモリ７及び８が
アクセスされる。
クセスされて例えば先ずパターンフアイル１ａ
にストアされている試験パターンAiが読出さ
れて入力波形整形回路３に一時記憶される。こ
れと同時に主メモリ１のアドレスフアイル１ｂ
及び１ｃよりその試験パターンと対応する入出
力制御データBi及びマスクデータCiをそれぞれ
ストアしている補助メモリ７及び８のアドレス
が読出されて、それぞれ補助メモリ７及び８が
アクセスされる。
(b) 次に、主メモリ１はプログラムカウンタPc
からアクセスされてパターンフアイル１ａにス
トアされている期待値パターンDiが読出され
て論理比較器５に一時記憶される。これと同時
に（この間に）、補助メモリ７及び８よりそれ
ぞれ入出力制御データBi及びマスクデータCiが
読出されてそれぞれ入出力制御レジスタ４及び
マスクレジスタ６に一時記憶されると共に、各
データはそれぞれ入力波形整形回路３及び論理
比較器５に供給される。
からアクセスされてパターンフアイル１ａにス
トアされている期待値パターンDiが読出され
て論理比較器５に一時記憶される。これと同時
に（この間に）、補助メモリ７及び８よりそれ
ぞれ入出力制御データBi及びマスクデータCiが
読出されてそれぞれ入出力制御レジスタ４及び
マスクレジスタ６に一時記憶されると共に、各
データはそれぞれ入力波形整形回路３及び論理
比較器５に供給される。
(c) 入力波形整形回路３、補助メモリ７及び８、
論理比較器５にそれぞれ一時記憶された試験パ
ターンAi、期待値パターンBi、入出力制御デ
ータCi及びマスクデータDiを使用して被試験
素子２の試験が行われるが、その動作は従来例
と同様であるので説明は省略する。
論理比較器５にそれぞれ一時記憶された試験パ
ターンAi、期待値パターンBi、入出力制御デ
ータCi及びマスクデータDiを使用して被試験
素子２の試験が行われるが、その動作は従来例
と同様であるので説明は省略する。
上記では始めに試験パターンAiを読出し、次
に期待値パターンDiを読出すものとしたが、こ
れらの順序を逆にすることもできる。即ち始めの
サイクルで期待値パターンDiを読出し、これと
同時に入出力制御データBi及びマスクデータCiの
ストアされているアドレスを読出して補助メモリ
７及び８をアクセスし、次のサイクルで試験パタ
ーンAiを読出すのと同時に上記Bi及びCiを読出
すようにしてもよい。
に期待値パターンDiを読出すものとしたが、こ
れらの順序を逆にすることもできる。即ち始めの
サイクルで期待値パターンDiを読出し、これと
同時に入出力制御データBi及びマスクデータCiの
ストアされているアドレスを読出して補助メモリ
７及び８をアクセスし、次のサイクルで試験パタ
ーンAiを読出すのと同時に上記Bi及びCiを読出
すようにしてもよい。
上述のように、従来被試験素子２に対し１つの
パターンの試験を開始するまでに、主メモリ１よ
り試験パターンAi、入出力制御データBi、マス
クデータCi及び期待値パターンDiを順次読出し
て一時記憶するために４サイクルを要したのに対
して、この発明によれば試験パターンAi及び期
待値パターンDiを読出して一時記憶するのに必
要な２サイクルで十分であり、従来例で述べた上
記Bi及びCiを読出すのに必要なダミーサイクルが
除かれる。然も入出力制御データ及びマスクデー
タを主メモリ１に記憶しないから主メモリ１の記
憶容量を従来のものより小さいもので済ませるこ
とができる利点がある。更に入出力制御データ及
びマスクデータはその種類は限られた数しかない
から補助メモリ７及び８にはその限られた種類の
制御データだけを記憶しておくだけでよく、その
記憶容量は主メモリ１の容量と比較して極めて小
さいもので足りる。よつて全体のメモリの利用率
が向上しコストダウンも期待できる。
パターンの試験を開始するまでに、主メモリ１よ
り試験パターンAi、入出力制御データBi、マス
クデータCi及び期待値パターンDiを順次読出し
て一時記憶するために４サイクルを要したのに対
して、この発明によれば試験パターンAi及び期
待値パターンDiを読出して一時記憶するのに必
要な２サイクルで十分であり、従来例で述べた上
記Bi及びCiを読出すのに必要なダミーサイクルが
除かれる。然も入出力制御データ及びマスクデー
タを主メモリ１に記憶しないから主メモリ１の記
憶容量を従来のものより小さいもので済ませるこ
とができる利点がある。更に入出力制御データ及
びマスクデータはその種類は限られた数しかない
から補助メモリ７及び８にはその限られた種類の
制御データだけを記憶しておくだけでよく、その
記憶容量は主メモリ１の容量と比較して極めて小
さいもので足りる。よつて全体のメモリの利用率
が向上しコストダウンも期待できる。
以上説明したようにこの発明によれば試験時間
の短縮と試験装置自体のコストダウンも期待でき
その効果はIC試験器を実用する側でも及び試験
器を製造する側においても大きい利益をもたらす
こと容易に理解できよう。
の短縮と試験装置自体のコストダウンも期待でき
その効果はIC試験器を実用する側でも及び試験
器を製造する側においても大きい利益をもたらす
こと容易に理解できよう。
尚上述では試験に必要な制御データを入出力制
御データと及びマスクデータとして説明したが、
その他の制御データについてもこの発明のように
補助メモリから読出すようにしてもよい。
御データと及びマスクデータとして説明したが、
その他の制御データについてもこの発明のように
補助メモリから読出すようにしてもよい。
第１図は従来のIC試験装置の説明に供する系
統図、第２図はこの発明の一実施例を説明するた
めの系統図である。 １：主メモリ、１ａ：パターンフアイル部、１
ｂ：入出力制御アドレスフアイル部、１ｃ：マス
クデータアドレスフアイル部、２：被試験素子、
７，８：補助メモリ。
統図、第２図はこの発明の一実施例を説明するた
めの系統図である。 １：主メモリ、１ａ：パターンフアイル部、１
ｂ：入出力制御アドレスフアイル部、１ｃ：マス
クデータアドレスフアイル部、２：被試験素子、
７，８：補助メモリ。
Claims (1)
- 【特許請求の範囲】 １ 主メモリから読出された試験パターンを被試
験素子に与え、その被試験素子の応答出力と上記
主メモリから読出される期待値パターンとを論理
比較器にて比較し、その一致、不一致により上記
被試験素子の良否を判定するIC試験装置におい
て、 上記主メモリに記憶する試験パターンまたは期
待値パターンの一部に補助メモリに対するアドレ
ス信号を記憶し、その主メモリをアクセスするこ
とにより対応する試験パターンと期待値パターン
及び上記アドレス信号が読出され、このアドレス
信号により補助メモリをアクセスし、補助メモリ
から上記試験に必要な各種の制御データを上記試
験パターンまたは期待値パターンと同期して得る
ように構成して成るIC試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4377479A JPS55135762A (en) | 1979-04-11 | 1979-04-11 | Ic test unit |
| US06/069,345 US4313200A (en) | 1978-08-28 | 1979-08-24 | Logic test system permitting test pattern changes without dummy cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4377479A JPS55135762A (en) | 1979-04-11 | 1979-04-11 | Ic test unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135762A JPS55135762A (en) | 1980-10-22 |
| JPS6228874B2 true JPS6228874B2 (ja) | 1987-06-23 |
Family
ID=12673091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4377479A Granted JPS55135762A (en) | 1978-08-28 | 1979-04-11 | Ic test unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55135762A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502127A (en) * | 1982-05-17 | 1985-02-26 | Fairchild Camera And Instrument Corporation | Test system memory architecture for passing parameters and testing dynamic components |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585265A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
-
1979
- 1979-04-11 JP JP4377479A patent/JPS55135762A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585265A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55135762A (en) | 1980-10-22 |
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