JPS6045829B2 - フエイルメモリ - Google Patents
フエイルメモリInfo
- Publication number
- JPS6045829B2 JPS6045829B2 JP53099318A JP9931878A JPS6045829B2 JP S6045829 B2 JPS6045829 B2 JP S6045829B2 JP 53099318 A JP53099318 A JP 53099318A JP 9931878 A JP9931878 A JP 9931878A JP S6045829 B2 JPS6045829 B2 JP S6045829B2
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- JP
- Japan
- Prior art keywords
- counter
- fail
- test
- memory
- start counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は半導体回路の不良解析をより効果的・効率的
に行うことを可能にしたフェイルメモリに関するもので
ある。
に行うことを可能にしたフェイルメモリに関するもので
ある。
第１図は従来のフェイルメモリとその周辺の構成図を
示したもので、１は試験パターン発生器、２は被試験回
路、３は比較器、４はフェイルメモリである。
示したもので、１は試験パターン発生器、２は被試験回
路、３は比較器、４はフェイルメモリである。
第２図は被試験回路２としてメモリ回路を想定した場合
の試験パターン発生器１から被試験回路２に印加する試
験パターンの一例である。 第１図を用いてフェイルメ
モリの動作を説明すると、ます試験パターン発生器１よ
り被試験回路２に対し、アドレス信号、データ信号、読
出し命令信号、書込み命令信号等のいわゆる試験パター
ンを印加する。
の試験パターン発生器１から被試験回路２に印加する試
験パターンの一例である。 第１図を用いてフェイルメ
モリの動作を説明すると、ます試験パターン発生器１よ
り被試験回路２に対し、アドレス信号、データ信号、読
出し命令信号、書込み命令信号等のいわゆる試験パター
ンを印加する。
被試験回路２はその試験パターンを受け、所定の動作、
例えば読み出し動作時に所定の書き込み情報を出力する
。比較器３では試験パターン発生器１より発生された期
待値パターンと被試験回路２から出力された情報とを試
験パターンの各読み出し命令サイクル毎に比較を行い、
両者が一致した場合に’’Ｐａｓｓ’’、不一致の場合
に’’Ｆａｉｌ’’と判定する。フェイルメモリ４は試
験パターン発生器１より発生された読出し命令信号（Ｒ
ＥＡＤ）あるいはサイクルクロック（ＣＬＫ）を動作ク
ロックとし、又、被試験回路２に印加されるアドレス情
報（ＡＤＤＲＥＳＳ）あるいはサイクルクロックを計数
したカウンタ出力（ＣＯＵＮＴ出力）を受けて自身のア
ドレス情報とし、データ入力（ＤＩＮ）は例えば゜“１
゛レベル固定として、上記比較器３の出力のうち“゜Ｆ
ａｉＰ゛情報を書込み命令信号（ＷＥ）として動作する
。具体的には、まず試験実行前にフェイルメモリ４をク
リア（全て“０゛情報が書き込まれた状態）し、試験実
行中に被試験回路２が比較器３によつて゜゜Ｆａｉｒ゛
と判定された楊合、被試験回路２の不良アドレスに対応
したフェイルメモリ４のアドレスに“１゛のフェイル情
報が、被試験回路２の読出しサイクル毎に実時間で書き
込まれる。その結果、試験実行後にフェイルメモリ４の
内容を読み出すことにより被試験回路２の不良状態が把
握できる。以上が従来のフェイルメモリの動作であるが
、このようなフェイルメモリでは、例えば第２図に示す
ような同一アドレスを複数回試験するような試験パター
ンではフェイル発生時に無条件でフェイルメモリへの書
き込みが行われるために、試験実行後にフェイルメモリ
のフェイル情報を見た場合、そのフェイルがいずれの読
み出し命令で生じたものかの判断ができないという欠点
があつた。そのために、従来では複数回同一アドレスの
読み出し命令があるような試験パターンでは読み出し命
令の回数が１回だけになるよう試験パターンを細分化し
て複数回試験を実行するような方法がとられていたが、
このような方法では元の試験パターンとの試験と結果が
異なる場合があるという大きな問題があつた。本発明は
このよいな欠点を除去するために、試験パターンシーケ
ンスにおける任意の領域のフェイル情報のみをフェイル
メモリに書き込むことを可能にしたもので、以下図面に
ついて詳細に説明する。
例えば読み出し動作時に所定の書き込み情報を出力する
。比較器３では試験パターン発生器１より発生された期
待値パターンと被試験回路２から出力された情報とを試
験パターンの各読み出し命令サイクル毎に比較を行い、
両者が一致した場合に’’Ｐａｓｓ’’、不一致の場合
に’’Ｆａｉｌ’’と判定する。フェイルメモリ４は試
験パターン発生器１より発生された読出し命令信号（Ｒ
ＥＡＤ）あるいはサイクルクロック（ＣＬＫ）を動作ク
ロックとし、又、被試験回路２に印加されるアドレス情
報（ＡＤＤＲＥＳＳ）あるいはサイクルクロックを計数
したカウンタ出力（ＣＯＵＮＴ出力）を受けて自身のア
ドレス情報とし、データ入力（ＤＩＮ）は例えば゜“１
゛レベル固定として、上記比較器３の出力のうち“゜Ｆ
ａｉＰ゛情報を書込み命令信号（ＷＥ）として動作する
。具体的には、まず試験実行前にフェイルメモリ４をク
リア（全て“０゛情報が書き込まれた状態）し、試験実
行中に被試験回路２が比較器３によつて゜゜Ｆａｉｒ゛
と判定された楊合、被試験回路２の不良アドレスに対応
したフェイルメモリ４のアドレスに“１゛のフェイル情
報が、被試験回路２の読出しサイクル毎に実時間で書き
込まれる。その結果、試験実行後にフェイルメモリ４の
内容を読み出すことにより被試験回路２の不良状態が把
握できる。以上が従来のフェイルメモリの動作であるが
、このようなフェイルメモリでは、例えば第２図に示す
ような同一アドレスを複数回試験するような試験パター
ンではフェイル発生時に無条件でフェイルメモリへの書
き込みが行われるために、試験実行後にフェイルメモリ
のフェイル情報を見た場合、そのフェイルがいずれの読
み出し命令で生じたものかの判断ができないという欠点
があつた。そのために、従来では複数回同一アドレスの
読み出し命令があるような試験パターンでは読み出し命
令の回数が１回だけになるよう試験パターンを細分化し
て複数回試験を実行するような方法がとられていたが、
このような方法では元の試験パターンとの試験と結果が
異なる場合があるという大きな問題があつた。本発明は
このよいな欠点を除去するために、試験パターンシーケ
ンスにおける任意の領域のフェイル情報のみをフェイル
メモリに書き込むことを可能にしたもので、以下図面に
ついて詳細に説明する。
第３図は本発明の一実施例を示したもので、第３図と異
なる点は、フェイルメモリにスタートカウンタ４１、ス
トップカウンタ４４、ゲート回路．４２，４５、マルチ
プレクサ（ＭＰＸ）４３，４６、スタートカウンタイネ
ーブルレジスタ４７、ストップカウンタイネーブルレジ
スタ４８よりなるメモリ部４０の動作を制御する制御部
を設け、この制御部によつてメモリ部４０の動作クロッ
クー（ＣＬＫ）の発生を制御するようにしたことである
。
なる点は、フェイルメモリにスタートカウンタ４１、ス
トップカウンタ４４、ゲート回路．４２，４５、マルチ
プレクサ（ＭＰＸ）４３，４６、スタートカウンタイネ
ーブルレジスタ４７、ストップカウンタイネーブルレジ
スタ４８よりなるメモリ部４０の動作を制御する制御部
を設け、この制御部によつてメモリ部４０の動作クロッ
クー（ＣＬＫ）の発生を制御するようにしたことである
。
フェイルメモリ４のメモリ部自体の動作は従来と基本的
には変わらないので、こ）ではその制御部を中心に動作
を説明することにする。さて、スタートカウンタ４１は
あらかじめ任意の値を設定し、試験パターンシーケンス
の読み出し命令（ＲＥＡＤ）あるいはサイクルクロック
（ＣＬＫ）毎にその内容を減らしてゆき、その内容が零
つまり読み出し命令の回数が該カウンタ４１の初期設定
値と等しくなつた時点からメモリ部４０を動作状態つま
りフェイル情報の蓄積動作を実行させる。
には変わらないので、こ）ではその制御部を中心に動作
を説明することにする。さて、スタートカウンタ４１は
あらかじめ任意の値を設定し、試験パターンシーケンス
の読み出し命令（ＲＥＡＤ）あるいはサイクルクロック
（ＣＬＫ）毎にその内容を減らしてゆき、その内容が零
つまり読み出し命令の回数が該カウンタ４１の初期設定
値と等しくなつた時点からメモリ部４０を動作状態つま
りフェイル情報の蓄積動作を実行させる。
スタートカウンタイネーブルレジスタ４７は、スタート
カウンタ４１のメモリ部４０に対する制御機能を有効に
するかあるいは無効にするかを指示する１ビットレジス
タであり、試験実行前にあらかじめ“゜０゛あるいは“
゜１゛の値を設定しておく。ストップカウンタ４４はス
タートカウンタ４１と同様に試験実行前にあらかじめ任
意の値を設定し、スタートカウンタ４１が無効な時には
試験開始後の試験パターンシーケンスの読み出し命令あ
るいはサイクルクロック毎にその内容を減らしてゆき、
その内容が零、つまり読み出し命令の回数が該カウンタ
４４の初期設定値と等しくなる時点までメモリ部４０を
動作状態つまりフェイル情報の蓄積動作を実行させる。
又、スタートカウンタ４１が有効な時には、スタートカ
ウンタ４１の内容が零になた時点からストップカウンタ
４４は試験パターンシーケンスの読み出し命令あるいは
サイクルクロック毎にその内容を減らしてゆき、その内
容が零になるまでのストップカウンタ４４の初期設の動
作中、メモリ部４０を動作状態つまりフェイル情報の蓄
積動作を実行させる。ストップカウンタイネーブルレジ
スタ４８はストップカウンタ４４のメモリ部４０に対す
る制御機能を有効にするかあるいは無効にするかを指示
する１ビットレジスタであり、試験実行前にあらかじめ
“０゛あるいぱ゜１゛の値を設定しておく。マルチプレ
クサ４３はスタートカウンタイネーブルレジスタ４７の
状態（スタートカウンタイネーブルフラッグ４９）によ
り、試験パターン発生器１から発せられるＲＥＡＤ／Ｃ
ＬＫをそのまま選択するか、あるいはスタートカウンタ
４１の制御を受けるゲート回路４２の出力を選択するよ
うに動作する。同様に、マルチプレクサ４６はストップ
カウンタイネーブルレジスタ４８の状態（ストップカウ
ンタイネーブルフラッグ５０）により、前段のマルチプ
レクサ４３の出力をそのま）選択するか、あるいはスト
ップカウンタ４４の制御を受けるゲート回路４５の出力
を選択する。第４図はスタートカウンタ４１、ストップ
カウンタ４４、スタートカウンタイネーブルレジスタ４
７、ストップカウンタイネーブルレジスタ４８の各設定
状態とフェイルメモリの動作モードの関係についてまと
めたもので、実線がメモリ部動作中、破線はメモリ部休
止中である。具体例として例えば、スタートカウンタ４
１を１０に、ストップカウンタ４４を２０にそれぞれ設
定し、またスタートカウンタイネーブルレジスタ４７と
ストップカウンタイネーブルレジスタ４８のそれぞれを
゜“１゛に設定（第４図中、スタートカウンタイネーブ
ルフラッグはレジスタ４７の設定状態、ストップカウン
タイネーブルフラッグはレジスタ４８の設定状態を示す
）して試験を実行した場合を想定すると、試験実行を開
始してから１媚目の読み出し命令以後、メモリ部４０は
有効になり、フェイル情報の蓄積動作を開始し、その後
、加個目の読み出し命令までの間その動作が続けられ、
２０Ｓｊ目以後試験終了までメモリ部４０は無効（休止
）状態となる。以上説明したように、本発明によるフェ
イルメモリは、試験パターンシーケンス中の任意領域で
フェイル情報の蓄積が可能であるために、試験パターン
シーケンス中に同一アドレスの複数回読み出し動作が存
在するような場合においても、試験パターンを変更する
ことなく各読み出し毎のフェイルメモリへの不良蓄積動
作が可能になるという利点がある。
カウンタ４１のメモリ部４０に対する制御機能を有効に
するかあるいは無効にするかを指示する１ビットレジス
タであり、試験実行前にあらかじめ“゜０゛あるいは“
゜１゛の値を設定しておく。ストップカウンタ４４はス
タートカウンタ４１と同様に試験実行前にあらかじめ任
意の値を設定し、スタートカウンタ４１が無効な時には
試験開始後の試験パターンシーケンスの読み出し命令あ
るいはサイクルクロック毎にその内容を減らしてゆき、
その内容が零、つまり読み出し命令の回数が該カウンタ
４４の初期設定値と等しくなる時点までメモリ部４０を
動作状態つまりフェイル情報の蓄積動作を実行させる。
又、スタートカウンタ４１が有効な時には、スタートカ
ウンタ４１の内容が零になた時点からストップカウンタ
４４は試験パターンシーケンスの読み出し命令あるいは
サイクルクロック毎にその内容を減らしてゆき、その内
容が零になるまでのストップカウンタ４４の初期設の動
作中、メモリ部４０を動作状態つまりフェイル情報の蓄
積動作を実行させる。ストップカウンタイネーブルレジ
スタ４８はストップカウンタ４４のメモリ部４０に対す
る制御機能を有効にするかあるいは無効にするかを指示
する１ビットレジスタであり、試験実行前にあらかじめ
“０゛あるいぱ゜１゛の値を設定しておく。マルチプレ
クサ４３はスタートカウンタイネーブルレジスタ４７の
状態（スタートカウンタイネーブルフラッグ４９）によ
り、試験パターン発生器１から発せられるＲＥＡＤ／Ｃ
ＬＫをそのまま選択するか、あるいはスタートカウンタ
４１の制御を受けるゲート回路４２の出力を選択するよ
うに動作する。同様に、マルチプレクサ４６はストップ
カウンタイネーブルレジスタ４８の状態（ストップカウ
ンタイネーブルフラッグ５０）により、前段のマルチプ
レクサ４３の出力をそのま）選択するか、あるいはスト
ップカウンタ４４の制御を受けるゲート回路４５の出力
を選択する。第４図はスタートカウンタ４１、ストップ
カウンタ４４、スタートカウンタイネーブルレジスタ４
７、ストップカウンタイネーブルレジスタ４８の各設定
状態とフェイルメモリの動作モードの関係についてまと
めたもので、実線がメモリ部動作中、破線はメモリ部休
止中である。具体例として例えば、スタートカウンタ４
１を１０に、ストップカウンタ４４を２０にそれぞれ設
定し、またスタートカウンタイネーブルレジスタ４７と
ストップカウンタイネーブルレジスタ４８のそれぞれを
゜“１゛に設定（第４図中、スタートカウンタイネーブ
ルフラッグはレジスタ４７の設定状態、ストップカウン
タイネーブルフラッグはレジスタ４８の設定状態を示す
）して試験を実行した場合を想定すると、試験実行を開
始してから１媚目の読み出し命令以後、メモリ部４０は
有効になり、フェイル情報の蓄積動作を開始し、その後
、加個目の読み出し命令までの間その動作が続けられ、
２０Ｓｊ目以後試験終了までメモリ部４０は無効（休止
）状態となる。以上説明したように、本発明によるフェ
イルメモリは、試験パターンシーケンス中の任意領域で
フェイル情報の蓄積が可能であるために、試験パターン
シーケンス中に同一アドレスの複数回読み出し動作が存
在するような場合においても、試験パターンを変更する
ことなく各読み出し毎のフェイルメモリへの不良蓄積動
作が可能になるという利点がある。
第１図は従来のフェイルメモリとその周辺の構成を示す
図、第２図は被試験回路としてメモリを想定した場合の
試験パターンシーケンスの一例を示す図、第３図は本発
明の一実施例を示す図、第４図は第３図の動作を説明す
るための図てある。 １・・・・・・試験パターン発生器、２・・・・・・被
試験回路、３・・・・・・比較器、４・・・・・・フェ
イルメモｌ八４０・・・・メモリ部、４１・・・・・・
スタートカウンタ、４４・・ストップカウンタ、４７・
・・・・・スタートカウンタイネーブルレジスタ、４８
・・・・ストップカウンタイネーブルレジスタ、４９・
・・・・・スタートカウンノタイネーブルフラツグ、５
０・・・・・ストップカウンタイネーブルフラッグ。
図、第２図は被試験回路としてメモリを想定した場合の
試験パターンシーケンスの一例を示す図、第３図は本発
明の一実施例を示す図、第４図は第３図の動作を説明す
るための図てある。 １・・・・・・試験パターン発生器、２・・・・・・被
試験回路、３・・・・・・比較器、４・・・・・・フェ
イルメモｌ八４０・・・・メモリ部、４１・・・・・・
スタートカウンタ、４４・・ストップカウンタ、４７・
・・・・・スタートカウンタイネーブルレジスタ、４８
・・・・ストップカウンタイネーブルレジスタ、４９・
・・・・・スタートカウンノタイネーブルフラツグ、５
０・・・・・ストップカウンタイネーブルフラッグ。
Claims (1)
- １ 試験実行シーケンスの各ステップ毎に試験パターン
発生器より発生された期待値パターンと被試験回路から
出力された情報とを比較して得られるフェイル情報を蓄
積するフェイルメモリにおいて、前記フェイル情報の蓄
積を行うメモリ部と、あらかじめ任意の値を設定し、前
記試験実行シーケンスの各ステップ毎にその内容を更新
してゆき、その内容が所定の値になつた時点から前記メ
モリ部に対してフェイル情報の蓄積動作を開始させるス
タートカウンタと、あらかじめ任意の値を設定し、前記
スタートカウンタが無効な時には被試験試験実行シーケ
ンスの開始後の各ステップ毎のその内容を更新してゆき
、又、前記スタートカウンタが有効な時には該スタート
カウンタが所定の値になつた時点から試験実行シーケン
スの各ステップ毎にその内容を更新してゆき、その内容
が所定の値になつた時点で前記メモリ部のフェイル情報
の蓄積動作を停止させるストップカウンタと、前記スタ
ートカウンタおよびストップカウンタの前記メモリ部に
対する制御動作を有効とするか無効とするかを指示する
手段とを具備していることを特徴とするフェイルメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099318A JPS6045829B2 (ja) | 1978-08-15 | 1978-08-15 | フエイルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099318A JPS6045829B2 (ja) | 1978-08-15 | 1978-08-15 | フエイルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5528119A JPS5528119A (en) | 1980-02-28 |
| JPS6045829B2 true JPS6045829B2 (ja) | 1985-10-12 |
Family
ID=14244281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53099318A Expired JPS6045829B2 (ja) | 1978-08-15 | 1978-08-15 | フエイルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290937U (ja) * | 1985-11-26 | 1987-06-10 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769266A (en) * | 1980-10-17 | 1982-04-27 | Toshiba Corp | Detect analyzer for lsi testing |
| JPS5887478A (ja) * | 1981-11-20 | 1983-05-25 | Natl Space Dev Agency Japan<Nasda> | 合成開口レ−ダの映像析装置 |
| JPS6442786A (en) * | 1987-08-10 | 1989-02-15 | Laurel Bank Machine Co | Bank note counting machine to have off-pressure adjusting function |
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
-
1978
- 1978-08-15 JP JP53099318A patent/JPS6045829B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290937U (ja) * | 1985-11-26 | 1987-06-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5528119A (en) | 1980-02-28 |
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