JPS6349811B2 - - Google Patents
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- Publication number
- JPS6349811B2 JPS6349811B2 JP57065677A JP6567782A JPS6349811B2 JP S6349811 B2 JPS6349811 B2 JP S6349811B2 JP 57065677 A JP57065677 A JP 57065677A JP 6567782 A JP6567782 A JP 6567782A JP S6349811 B2 JPS6349811 B2 JP S6349811B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- signal
- refresh
- scan
- flip
- Prior art date
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- Expired
Links
- 238000003745 diagnosis Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Description
【発明の詳細な説明】
本発明はダイナミツク型メモリ素子を用いた記
憶装置に関し、特に診断時において制御回路部の
レジスタのスキヤンを行う主記憶装置に関する。
憶装置に関し、特に診断時において制御回路部の
レジスタのスキヤンを行う主記憶装置に関する。
従来、記憶装置の制御回路において、フリツプ
フロツプを直列に接続したシフトレジスタにより
故障箇所の発見などを行うスキヤン方式が多く用
いられている。また、ダイナミツク型ＭSICメ
モリ素子を使用した記憶装置は、リフレツシユ動
作を行なうに必要なリフレツシユ制御回路を備
え、記憶情報を保持するためにリフレツシユ動作
を行なう必要がある。このためダイナミツク型メ
モリ素子を用いた場合のスキヤン方式は、スキヤ
ン動作実行時およびそれ以後も記憶内容を保証す
るために、スキヤン動作中もリフレツシユ動作を
実行するものと、スキヤン動作後は記憶内容を保
証せずスキヤン動作中はリフレツシユを実行しな
いものとがある。前者の記憶装置の構成は、第１
図に示される。この図では、全制御回路部のうち
リフレツシユ制御回路を除く制御回路部１のフリ
ツプフロツプ５２をスキヤン動作制御信号１２よ
り論理的に直列接続しANDゲート５０、ORゲー
ト５１およびフリツプフロツプ５２とからなるシ
フトレジスタを形成する。この回路にクロツク信
号１７を与え、クロツク制御信号１８を論理
「１」とすると出力信号１４に各フリツプフロツ
プの論理状態（論理「０」あるいは論理「１」）
が出力され、各フリツプフロツプの論理状態を知
る事ができる。また、入力信号１０に論理「０」
もしくは「１」をクロツク信号１７に同期して与
える事によより、各フリツプフロツプ５２に任意
の論理状態を与える事ができる。一方、リフレツ
シユ制御回路２のフリツプフロツプ５５はスキヤ
ン動作制御信号１２に無関係で、シフトレジスタ
を構成しないため、この部分のフリツプフロツプ
の論理状態を知る事も、別の論理態を与える事も
できない欠点がある。
フロツプを直列に接続したシフトレジスタにより
故障箇所の発見などを行うスキヤン方式が多く用
いられている。また、ダイナミツク型ＭSICメ
モリ素子を使用した記憶装置は、リフレツシユ動
作を行なうに必要なリフレツシユ制御回路を備
え、記憶情報を保持するためにリフレツシユ動作
を行なう必要がある。このためダイナミツク型メ
モリ素子を用いた場合のスキヤン方式は、スキヤ
ン動作実行時およびそれ以後も記憶内容を保証す
るために、スキヤン動作中もリフレツシユ動作を
実行するものと、スキヤン動作後は記憶内容を保
証せずスキヤン動作中はリフレツシユを実行しな
いものとがある。前者の記憶装置の構成は、第１
図に示される。この図では、全制御回路部のうち
リフレツシユ制御回路を除く制御回路部１のフリ
ツプフロツプ５２をスキヤン動作制御信号１２よ
り論理的に直列接続しANDゲート５０、ORゲー
ト５１およびフリツプフロツプ５２とからなるシ
フトレジスタを形成する。この回路にクロツク信
号１７を与え、クロツク制御信号１８を論理
「１」とすると出力信号１４に各フリツプフロツ
プの論理状態（論理「０」あるいは論理「１」）
が出力され、各フリツプフロツプの論理状態を知
る事ができる。また、入力信号１０に論理「０」
もしくは「１」をクロツク信号１７に同期して与
える事によより、各フリツプフロツプ５２に任意
の論理状態を与える事ができる。一方、リフレツ
シユ制御回路２のフリツプフロツプ５５はスキヤ
ン動作制御信号１２に無関係で、シフトレジスタ
を構成しないため、この部分のフリツプフロツプ
の論理状態を知る事も、別の論理態を与える事も
できない欠点がある。
また、スキヤン動作中はリフレツシユをしない
場合、第２図に示すように、スキヤン動作制御信
号１２によりリフレツシユ制御回路部２を含む全
制御回路部のフリツプフロツプ５２，５５を論理
的に直列接続し、ANDゲート５０，５６、ORゲ
ート５１，５７およびフリツプフロツプ５５から
なるシフトレジスタを形成する。したがつて、全
フリツプフロツプの論理状態を知る事ができまた
任意の論理状態を与える事ができる。しかし、リ
フレツシユ制御回路２もスキヤン動作をするた
め、リフレツシユ動作が行われず記憶内容が破壊
されるので各フリツプフロツプに論理値を与えて
次の動作を再開しても正しい記憶内容が読み出せ
ない欠点がある。
場合、第２図に示すように、スキヤン動作制御信
号１２によりリフレツシユ制御回路部２を含む全
制御回路部のフリツプフロツプ５２，５５を論理
的に直列接続し、ANDゲート５０，５６、ORゲ
ート５１，５７およびフリツプフロツプ５５から
なるシフトレジスタを形成する。したがつて、全
フリツプフロツプの論理状態を知る事ができまた
任意の論理状態を与える事ができる。しかし、リ
フレツシユ制御回路２もスキヤン動作をするた
め、リフレツシユ動作が行われず記憶内容が破壊
されるので各フリツプフロツプに論理値を与えて
次の動作を再開しても正しい記憶内容が読み出せ
ない欠点がある。
本発明の目的は、リフレツシユ動作を必要とす
る記憶装置がスキヤン動作を実施するときに、リ
フレツシユ制御回路部を含めて全制御回路部のス
キヤン動作を行なう場合と、リフレツシユ制御回
路部はスキヤン動作を行わずリフレツシユ動作の
制御を実施し、他の制御回路部のみスキヤン動作
を行なう場合とに切替られるようにすることによ
り、故障診断を容易にした記憶装置を提供するこ
とにある。
る記憶装置がスキヤン動作を実施するときに、リ
フレツシユ制御回路部を含めて全制御回路部のス
キヤン動作を行なう場合と、リフレツシユ制御回
路部はスキヤン動作を行わずリフレツシユ動作の
制御を実施し、他の制御回路部のみスキヤン動作
を行なう場合とに切替られるようにすることによ
り、故障診断を容易にした記憶装置を提供するこ
とにある。
本発明の構成は、ダイナミツク型メモリ素子を
用いた記憶部と、この記憶部への出力信号により
前記メモリ素子のリフレツシユ動作を制御すると
共に、スキヤン動作時に第１の切替信号に従つて
てフリツプフロツプ回路を並列入力信号の並列論
理接続から直列論理接続したシフトレジスタに切
替える第１の制御回路と；前記リフレツシユ動作
以外の並列入出力信号を制御すると共に、スキヤ
ン動作時に第２の切替信号に従つてフリツプフロ
ツプ回路を並列論理接続から直列論理接続したシ
フトレジスタに切替える第２の制御回路と；前記
第２の切替信号をスキヤン動作制御信号とし前記
第１の切替信号をスキヤン動作を切替えるスキヤ
ン切替信号と前記スキヤン制御信号との論理積と
して形成すると共に、前記スキヤン切替信号が入
力された時前記第２の制御回路の直列接続信号か
ら前記第１の制御回路の直列接続信号に切替える
切替回路を備えることを特徴とする。
用いた記憶部と、この記憶部への出力信号により
前記メモリ素子のリフレツシユ動作を制御すると
共に、スキヤン動作時に第１の切替信号に従つて
てフリツプフロツプ回路を並列入力信号の並列論
理接続から直列論理接続したシフトレジスタに切
替える第１の制御回路と；前記リフレツシユ動作
以外の並列入出力信号を制御すると共に、スキヤ
ン動作時に第２の切替信号に従つてフリツプフロ
ツプ回路を並列論理接続から直列論理接続したシ
フトレジスタに切替える第２の制御回路と；前記
第２の切替信号をスキヤン動作制御信号とし前記
第１の切替信号をスキヤン動作を切替えるスキヤ
ン切替信号と前記スキヤン制御信号との論理積と
して形成すると共に、前記スキヤン切替信号が入
力された時前記第２の制御回路の直列接続信号か
ら前記第１の制御回路の直列接続信号に切替える
切替回路を備えることを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
第３図は本発明の実施例のブロツク図である。
この実施例の記憶装置は、リフレツシユ制御回路
部２、リフレツシユ制御回路を除く制御回路部
１、ダイナミツク型メモリ素子で作られた記憶部
３、スキヤン動作時においてリフレツシユ制御回
路部２のスキヤン動作をするものとしないものと
に切替える切替回路部４から構成される。
この実施例の記憶装置は、リフレツシユ制御回路
部２、リフレツシユ制御回路を除く制御回路部
１、ダイナミツク型メモリ素子で作られた記憶部
３、スキヤン動作時においてリフレツシユ制御回
路部２のスキヤン動作をするものとしないものと
に切替える切替回路部４から構成される。
通常時の読出し、書込み、リフレツシユ動作等
のときには、クロツク信号１７を与え、クロツク
制御信号１８を論理「１」として、スキヤン動作
制御信号１２を論理「０」にする。このときはリ
フレツシユ制御回路部２とリフレツシユ制御回路
を除く制御回路部１とのフリツプフロツプ５２，
５５はシフトレジスタを構成せずに、中央処理装
置等の上位装置からの制御信号１１，１５により
論理処理、順序処理が行われ、記憶部３に対して
信号１３，１６を送り読出し、書込み、リフレツ
シユ等の動作を実施する。
のときには、クロツク信号１７を与え、クロツク
制御信号１８を論理「１」として、スキヤン動作
制御信号１２を論理「０」にする。このときはリ
フレツシユ制御回路部２とリフレツシユ制御回路
を除く制御回路部１とのフリツプフロツプ５２，
５５はシフトレジスタを構成せずに、中央処理装
置等の上位装置からの制御信号１１，１５により
論理処理、順序処理が行われ、記憶部３に対して
信号１３，１６を送り読出し、書込み、リフレツ
シユ等の動作を実施する。
スキヤン動作時においては、スキヤン動作制御
信号１２が論理「１」となる。このときスキヤン
切替信号１９が論理「１」であれば、切替回路部
４で論理がとられ、リフレツシユ制御回路部２お
よびリフレツシユ制御回路を除く制御部１のフリ
ツプフロツプ５２，５５はすべてシフトレジスタ
として論理的に直列接続される。したがつて、ク
ロツク制御信号１８を論理「１」にし、クロツク
信号１７を与えると出力１４にはリフレツシユ制
御回路部２およびリフレツシユ制御回路部を除く
制御回路部１のフリツプフロツプの論理状態が出
力される。
信号１２が論理「１」となる。このときスキヤン
切替信号１９が論理「１」であれば、切替回路部
４で論理がとられ、リフレツシユ制御回路部２お
よびリフレツシユ制御回路を除く制御部１のフリ
ツプフロツプ５２，５５はすべてシフトレジスタ
として論理的に直列接続される。したがつて、ク
ロツク制御信号１８を論理「１」にし、クロツク
信号１７を与えると出力１４にはリフレツシユ制
御回路部２およびリフレツシユ制御回路部を除く
制御回路部１のフリツプフロツプの論理状態が出
力される。
一方、切替信号１９が論理「０」であればリフ
レツシユ制御回路部２のフリツプフロツプ５５は
シフトレジスタを構成せずに制御信号１５により
論理処理、順序処理を行ない記憶部３に制御信号
１６を送りリフレツシユ動作を実施する。この時
リフレツシユ制御回路部２のフリツプフロツプに
は、クロツク制御信号１８の論理状態に無関係に
クロツク信号１７と同等クロツク信号が与えられ
る。またリフレツシユ制御回路を除く制御回路１
のフリツプフロツプはシフトレジスタとして直列
接続される。クロツク制御信号１８が論理「１」
となると、クロツク信号１７がリフレツシユ制御
回路を除く制御回路部１のフリツプフロツプに入
力され、出力信号１４にはリフレツシユ制御回路
を除く制御回路部１のフリツプフロツプの論理状
態が順次出力される。
レツシユ制御回路部２のフリツプフロツプ５５は
シフトレジスタを構成せずに制御信号１５により
論理処理、順序処理を行ない記憶部３に制御信号
１６を送りリフレツシユ動作を実施する。この時
リフレツシユ制御回路部２のフリツプフロツプに
は、クロツク制御信号１８の論理状態に無関係に
クロツク信号１７と同等クロツク信号が与えられ
る。またリフレツシユ制御回路を除く制御回路１
のフリツプフロツプはシフトレジスタとして直列
接続される。クロツク制御信号１８が論理「１」
となると、クロツク信号１７がリフレツシユ制御
回路を除く制御回路部１のフリツプフロツプに入
力され、出力信号１４にはリフレツシユ制御回路
を除く制御回路部１のフリツプフロツプの論理状
態が順次出力される。
本発明は、以上説明した様に、リフレツシユ制
御回路部とリフレツシユ制御回路を除く制御部と
記憶部とリフレツシユ制御回路のスキヤン切替回
路部とから構成することにより、スキヤン動作時
にリフレツシユ制御回路を含めて実施する場合と
リフレツシユ制御回路部を除いて実施する場合と
に切替えられるので、故障診断時に論理状態の点
検および試験信号の供給が容易に出来、また故障
診断時の余計な中断をなくすこともできる。
御回路部とリフレツシユ制御回路を除く制御部と
記憶部とリフレツシユ制御回路のスキヤン切替回
路部とから構成することにより、スキヤン動作時
にリフレツシユ制御回路を含めて実施する場合と
リフレツシユ制御回路部を除いて実施する場合と
に切替えられるので、故障診断時に論理状態の点
検および試験信号の供給が容易に出来、また故障
診断時の余計な中断をなくすこともできる。
第１図、第２図は従来のスキヤン動作可能な記
憶装置の実施例を示すブロツク図、第３図は本発
明の一実施例を示すブロツク図である。 １……リフレツシユ制御回路を除く制御回路
部、２……リフレツシユ制御回路部、３……記憶
部、４……切替回路部、１０……スキヤン動作時
の入力信号、１１……他装置と記憶装置間のリフ
レツシユ関係を除く信号、１２……スキヤン動作
制御信号、１３……リフレツシユ関係を除く記憶
部への入出力信号、１４……スキヤン動作時の出
力信号、１５……他装置と記憶装置間のリフレツ
シユ関係信号、１６……記憶部へのリフレツシユ
関係信号、１７……クロツク信号、１８……クロ
ツク制御信号、１９……スキヤン動作切替信号、
５０，５４，５６，６１，６５，６７，６８……
ANDゲート、５１，５７，６９……ORゲート、
５２，５５……フリツプフロツプ、５３，６２，
６３，６６……インバータ、６４……NANDゲ
ートである。
憶装置の実施例を示すブロツク図、第３図は本発
明の一実施例を示すブロツク図である。 １……リフレツシユ制御回路を除く制御回路
部、２……リフレツシユ制御回路部、３……記憶
部、４……切替回路部、１０……スキヤン動作時
の入力信号、１１……他装置と記憶装置間のリフ
レツシユ関係を除く信号、１２……スキヤン動作
制御信号、１３……リフレツシユ関係を除く記憶
部への入出力信号、１４……スキヤン動作時の出
力信号、１５……他装置と記憶装置間のリフレツ
シユ関係信号、１６……記憶部へのリフレツシユ
関係信号、１７……クロツク信号、１８……クロ
ツク制御信号、１９……スキヤン動作切替信号、
５０，５４，５６，６１，６５，６７，６８……
ANDゲート、５１，５７，６９……ORゲート、
５２，５５……フリツプフロツプ、５３，６２，
６３，６６……インバータ、６４……NANDゲ
ートである。
Claims (1)
- １ ダイナミツク型メモリ素子を用いた記憶部
と；この記憶部への出力信号により前記メモリ素
子のリフレツシユ動作を制御すると共に、スキヤ
ン動作時に第１の切替信号に従つてフリツプフロ
ツプ回路を並列入力信号の並列論理接続から直列
論理接続したシフトレジスタに切替える第１の制
御回路と；前記リフレツシユ動作以外の並列入出
力信号を制御すると共に、スキヤン動作時に第２
の切替信号に従つてフリツプフロツプ回路を並列
論理接続から直列論理接続したシフトレジスタに
切替える第２の制御回路と；前記第２の切替信号
をスキヤン動作制御信号とし前記第１の切替信号
をスキヤン動作を切替えるスキヤン切替信号と前
記スキヤン制御信号との論理積として形成すると
共に、前記スキヤン切替信号が入力された時前記
第２の制御回路の直列接続信号から前記第１の制
御回路の直列接続信号に切替える切替回路とを備
えることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065677A JPS58182200A (ja) | 1982-04-20 | 1982-04-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065677A JPS58182200A (ja) | 1982-04-20 | 1982-04-20 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182200A JPS58182200A (ja) | 1983-10-25 |
| JPS6349811B2 true JPS6349811B2 (ja) | 1988-10-05 |
Family
ID=13293867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065677A Granted JPS58182200A (ja) | 1982-04-20 | 1982-04-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182200A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
| US5255381A (en) * | 1990-07-03 | 1993-10-19 | Digital Equipment Corporation | Mode switching for a memory system with diagnostic scan |
| JP2008089545A (ja) * | 2006-10-05 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 解析装置 |
-
1982
- 1982-04-20 JP JP57065677A patent/JPS58182200A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182200A (ja) | 1983-10-25 |
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