JPS6045452B2 - 記憶回路 - Google Patents

Description

【発明の詳細な説明】 本発明は論理装置の検査診断に有用な記憶回路に関する
。

従来の記憶回路は、書込み番地指定信号、読出し番地指
定信号、書込みデータ、読出しデータおよび書込みのタ
イミングを規定するクロック信号が与えられ、書込み番
地指定入力で指定される番地に与えられた書込みデータ
をクロック信号の供給に同期して書き込み、また読出し
番地指定信号で指定される番地の記憶内容を読み出しデ
ータとして読み出すように構成されている。

この記憶回路は、論理装置内において処理すべきデータ
を一時保持する目的で用いられている。一般に、ゲート
およびレジスタで構成されている論理装置の機能試験は
、試験時に対象順序論理回路を擬似的な組み合せ回路に
変換することにより容易にできることが知られている。

すなわち、この方式では、試験対象回路内の各レジスタ
に関して本来の機能の他に、制御信号に基づいて全レジ
スタがシフトレジスタになるような構成を採用し、試験
時にシフトレジスタ径路を介して全レジスタに任意の値
が設定され、回路の通常動作後再び制御信号によりシフ
トレジスタ径路を介して全レジスタの内容が読み出され
る。これにより対象順序回路の全レジスタを回路の入力
端子および回路の出力端子と同等に扱うことが可能とな
る。しかし、前述の記憶回路を含む従来の論理装置にこ
の試験方式を適用するには、記憶回路の全ビ・ツトをシ
フトレジスタ径路に組み込むことが必要であり、従つて
、付加回路量の増大を招く。このため試験時に、第１図
に示すように、第１の論理回路１１（ゲートおよびレジ
スタを含む）と第２の論理回路１２（ゲートおよびレジ
スタを含む）門との間に存在する記憶回路１３を迂回す
るような方式が採られている。この方式においては、状
態指定信号１４によりデータ切換回路１５を動作させ、
記憶回路からのデータ１６と迂回径路１７からのデータ
とを切り換えることが必要である。こめ方式では、記憶
回路以外に迂回径路およびデータ切換回路１５を付加す
る必要があり、さらに、データ切換回路１５の遅延時間
が通常使用時の記憶回路１３の読出し時間に付加される
ため、装置の性能を低下させるという欠点がある。本発
明の目的は機能試験が容易にできるようにした記憶回路
を提供することにある。

本発明の回路には、データを記憶する記憶手段と、この
記憶手段を通常状態で使用すべきか診断状態て使用すべ
きかを指定する使用状態指定手段と、この使用状態指定
手段で通常状態と指定されたときにクロック信号に同期
して与えられる書込み番地信号により指定される前記記
憶手段の記憶位置にデータを書き込む書込み手段と、読
出し番地信号により前記記憶手段の対応する記憶位置か
らデータを読み出す読出し手段とを具備し、前記状態指
定手段により診断状態が指定され、かつ前記書込み番地
信号および前記書込み番地信号と同一の読出し番地信号
が与えられたときには前記クロック信号の供給の有無に
かかわらずに前記書込み手段でデータが書き込まれた後
にただちにそのデータが前記読出し手段で読み出される
ようにしたことを特徴とする。

次に本発明について図面を参照して詳細に説明する。

第２図には本発明の一実施例のブロック図が示．されて
いる。

参照番号２１は書込み番地指定信号入力端子、参照番号
２２は書込み番地格納回路、参照番号２３は書込み番地
解読回路、参照番号２４は書込みデータ入力端子、参照
番号２５は書込みデータ格納回路、参照番号２６は読取
り番地指．定信号入力端子および参照番号２７は読取り
番地解読回路である。ここでいう格納回路は、与えられ
たクロック信号が論理値“０゛のとき入力をそのまま出
力し、論理値゜“１゛のとき出力を保持する回路である
。クロック信号２８および状態指定・信号２９に基づい
てゲート回路から第１の内部クロック信号３０および第
２の内部クロック信号３１が発生されている。状態指定
信号２９が論理値“０゛（通常使用状態とする）のとき
は、第１および第２の内部クロック信号３０および３１
はクロック信号２８と同相のクロック信号となり、状態
指定信号が論理値“゜１゛（検査診断状態とする）のと
きは、クロック信号２８の状態に関係なく第１の内部ク
ロック信号３０は論理値“゜０―第２の内部クロック信
号３１は論理値゛１゛となる。書込み番地解読回路２３
からの解読結果と第２の内部クロック信号３１とがＮＡ
ＮＤ回路３２に与えられる。書込み番地解読回路２３か
らの解読結ノ果は、書込み番地格納回路２２の出力に応
じて、唯一の出力信号のみが論理値゜゜１゛となりその
他はすべて論理値゜゜０゛となる。従つて、書込み番地
解読回路２３の論理値゜゜０゛である出力信号を与えら
れたＮＡＮＤ回路３２の出力は、第２の内部・クロック
信号３１の状態に関係なく論理値゜゜１゛となり、書込
み番地解読回路２３の唯一の論理値“６ｒ′である出力
が与えられたＮＡＮＤ回路３２の出力は、第２の内部ク
ロック信号が論理値゜゜１のとき論理値“０゛、論理値
゜゜０゛のとき論理値・“゜１゛となる。Ｎ，ＡＮＤ回
路３２の各出力信号と、書込みデータ格納回路２５の各
出力信号は行列状に配列された各交点にある記憶セル３
３に与えられる。この記憶セル３３の状態の変更動作は
、書込み番地解読回路２３で唯一の論理値゛１゛状態に
より選択されたＮＡＮＤ回路３２からの出力を第２の内
部クロック３１により論理値゜゜０゛とし、この出力に
接続された記憶セル３３のデータ保持機能を一時的に喪
失せしめ、ビット線（書込みデータ格納回路２５の出力
）の状態に対応した状態とすることにより実行される。
次に読み出し動作は、読出し番地指定信号２６の内容が
読出し番地解読回路２７により解読され、その唯一の論
理値“１゛となる出力で活性化された番地の記憶セルの
内容が、センス線３４を介して出力バッファ回路３５で
読み出され、データ出力端子３６に出力されることによ
り実行される。

さて、状態指定信号２９が論理値゜゜０゛（通常使用状
態）でクロック信号２８が論理値゜゜０゛のとき、第１
の内部クロック信号３０は論理値゜゜０゛で、書込み番
地格納回路２２および書込みデータ格納回路２５はとき
にその入力をそのまま出力される状態にあるが、第２の
内部クロック信号３１も論理値“０゛であるため、ＮＡ
ＮＤ回路３２の出力信号がすべて論理値゜゛１゛となり
、すべての記憶セルは何らの影響も受けない。

クロック信号２８が論理値゜゛０゛から論理値゜“１゛
に変化することにより、両格納回路２２および２５は出
力保持状態に移行するとともに、書込み番地格納回路２
２で指定される番地の記憶セル３３は書込みデータ保持
回路２５の状態をそのまま出力する状態に移行する。そ
れ以後の書込み番地指定信号２１および書込みデータ入
力端子２４のデータの変化は両格納回路２２および２５
が保持状態にあるため、内部の記憶セル３３には何ら影
響を及ぼさない。すなわち、書込み動作は、クロック信
号２８が論理値゜“Ｏ゛から論理値“゜１”に変化する
時点の書込み番地指定信号と書込みデータにより行なわ
れる。次に状態指定信号２９が論理値゜“１゛（検査診
断状態）になると、クロック信号２８の状態に関係なく
第１の内部クロック信号３０は論理値“゜０゛、第２の
内部クロック信号３１は論理値゜“１゛となるため、書
込み番地格納回路２２、および書込みデータ格納回路２
５が出力保持機能を失なうとともに、書込み番地指定信
号２１で指定される番地の全記憶セルも保持機能を失な
う。

従つて、書込み番地指定信号２１と、読出し番地指定信
号２６とが同一の番地で与えられると、書込みデータ２
４の状態が指定された番地の記憶セルを介してデータ出
力端子３６に伝播される。第３図は本実施例の記憶回路
を用いた論理回路の一例を示す。参照番号４１は本発明
の記憶回路、参照番号４２および４３はそれぞれ第１お
よび第２の論理回路である。第１の論理回路４２は複数
のデータ４４が与えられ、複数のデータ４５が出力され
るように構成され、この出力データ４５の１部は入力と
して記憶回路４１へ与えられている。第２の論理回路４
３は、複数のデータ４６が与えられ、複数のデータ４７
が出力されており、前記データ４６の１部は記憶回路４
１の出力が与えられている。このような構成例の論理回
路装置を検査診断する場合には、記憶回路４１の状態指
定信号４８で検査診断状態が指定され、書込み番地指定
信号４９と読出し番地指定信号５０に同一の番地を与え
ることにより、論理回路全体を記憶回路４１に無関係に
実施できる。この場合、従来技術で必要とされた記憶回
路を迂回するための余分の外付け回路は必要でない。な
お本実施例においては書込み番地指定信号と読出し番地
指定信号が独立な例を示したが、これを共用する構成に
ついても本発明を適用することができる。

この場合、番地解読回路およびビット線とセンス線など
の共用が可能であるが、書込み動作と読取り動作を同時
に実行できなくなる。本発明には、状態指定入力により
与えられたデータ状態をそのまま出力できるように記憶
回路を構成することにより使用回路量の減少、性能およ
び検査能力の向上ができるという効果がある。

【図面の簡単な説明】

第１図は従来の記憶回路を含む論理装置を示すブロック
図、第２図は本発明の一実施例を示す図および第３図は
本発明の記憶回路を含む論理装置を示すブロック図であ
る。 第１図から第３図において、１１，４２・・・・・・第
１の論理回路、１２，４３・・・・・・第２の論理回路
、１３，４１・・・・記憶回路、１４，２９，４８・・
・・状態指定信号、１５・・・・・・データ切換回路、
１６・・・・・出力データ、１７・・・・・・迂回径路
、２１，４９・・・・・書き込み番地指定信号、２２・
・・・・・書き込み番地ノ格納回路、２３・・・・・・
書き込み番地解読回路、２４・・・・書き込みデータ入
力端子、２５・・・・・・データ入力格納回路、２６，
５０・・・・・・読出し番地指定信号、２７・・・・・
読出し番地解読回路、２８・・・・・・クロック信号、
３０，３１・・・・・・内部クロック信号、３Ｓ３・・
・・・・記憶セル、３５・・・・・・出力バッファ回路
、３６・・・・・・データ。

Claims (1)

1. 【特許請求の範囲】 １ データを記憶する記憶手段と、 この記憶手段を通常状態で使用すべきか診断状態で使用
   すべきかを指定する使用状態指定手段と、この使用状態
   指定手段で通常状態と指定されたときにクロック信号に
   同期して与えられる書込み番地信号により指定される前
   記記憶手段の記憶位置にデータを書き込む書込み手段と
   、読出し番地信号により前記記憶手段の対応する記憶位
   置からデータを読み出す読出し手段とを具備し、前記状
   態指定手段により、診断状態が指定され、かつ前記書込
   み番地信号および前記書込み番地信号と同一の読出し番
   地信号が与えられたときには前記クロック信号の供給の
   有無にかかわらずに前記書込み手段でデータが書き込ま
   れた後にただちにそのデータが前記読出し手段で読み出
   されるようにしたことを特徴とする記憶回路。