JPS6258025B2 - - Google Patents
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- Publication number
- JPS6258025B2 JPS6258025B2 JP55072222A JP7222280A JPS6258025B2 JP S6258025 B2 JPS6258025 B2 JP S6258025B2 JP 55072222 A JP55072222 A JP 55072222A JP 7222280 A JP7222280 A JP 7222280A JP S6258025 B2 JPS6258025 B2 JP S6258025B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register
- memory
- memory circuit
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はメモリー回路試験時の信頼度の向上を
図つた論理装置に関する。論理回路の複雑、高密
度化に伴い、その回路の試験をいかに行なうかが
課題になつている。
図つた論理装置に関する。論理回路の複雑、高密
度化に伴い、その回路の試験をいかに行なうかが
課題になつている。
特に
(イ) 順序回路を多く含む論理ブロツクの試験
(ロ) メモリー回路と論理回路の混在した論理ブロ
ツク の試験をどう行えば良いか問題である。
ツク の試験をどう行えば良いか問題である。
(イ)の問題については一般にスキヤイン／アウト
手法が良く知られており、これは例えばフリツプ
フロツプへ任意のデータを直接セツト（スキヤイ
ン）したり、あるいはフリツプフロツプの状態を
直接外部端子へ読み出す（スキヤンアウト）こと
を可能にしたものである。このためスキヤン系へ
組み入れられた全ての順序回路は組み合わせ回路
と等価になり、テストパターンの作成が容易にな
る利点がある。
手法が良く知られており、これは例えばフリツプ
フロツプへ任意のデータを直接セツト（スキヤイ
ン）したり、あるいはフリツプフロツプの状態を
直接外部端子へ読み出す（スキヤンアウト）こと
を可能にしたものである。このためスキヤン系へ
組み入れられた全ての順序回路は組み合わせ回路
と等価になり、テストパターンの作成が容易にな
る利点がある。
また(ロ)の問題に対しては従来完全な試験を望む
ことが難しく、通常はメモリー回路部分を除いて
試験するが、あるいは外部からアクセス可能とな
る様に、メモリー回路関連ピンを一部外部へ出し
てメモリー回路専用の試験を行なうかの方法を採
つていた。
ことが難しく、通常はメモリー回路部分を除いて
試験するが、あるいは外部からアクセス可能とな
る様に、メモリー回路関連ピンを一部外部へ出し
てメモリー回路専用の試験を行なうかの方法を採
つていた。
前者は試験率の低下、後者は余分なピンを多数
必要とし、また配線量の増大も避けられない問題
がある。本発明は通常論理回路系に使用されるス
キヤイン／アウト機能をメモリー回路にも採用し
たものである。
必要とし、また配線量の増大も避けられない問題
がある。本発明は通常論理回路系に使用されるス
キヤイン／アウト機能をメモリー回路にも採用し
たものである。
第１図はメモリー回路の一般的構成を示すもの
でスキヤンイン／アウト機能を使用してこの部分
の試験を行なう場合について述べる。
でスキヤンイン／アウト機能を使用してこの部分
の試験を行なう場合について述べる。
アドレスレジスタ１、入力レジスタ２に任意の
データを外部からスキヤインして、入力レジスタ
２にセツトされた書込みデータとアドレスレジス
タ１にセツトされたアドレスデータはメモリーセ
ル３間に介在する組み合わせ回路４を径由してメ
モリーセル３部へ転送され、ライトイネーブル
（WE）信号に同期して所定アドレスへの書込み
が行われる。
データを外部からスキヤインして、入力レジスタ
２にセツトされた書込みデータとアドレスレジス
タ１にセツトされたアドレスデータはメモリーセ
ル３間に介在する組み合わせ回路４を径由してメ
モリーセル３部へ転送され、ライトイネーブル
（WE）信号に同期して所定アドレスへの書込み
が行われる。
その後システムロツクを印加することにより、
書込まれたデータは組み合わせ回路を径て出力レ
ジスタ５にセツトされる。ここで各レジスタはク
ロツクドタイプである。
書込まれたデータは組み合わせ回路を径て出力レ
ジスタ５にセツトされる。ここで各レジスタはク
ロツクドタイプである。
次にシステムクロツクをオフにして、各レジス
タがシフト機能を有して、かつシフトレジスタチ
エーンに構成されたシフトレジスタ方式の場合は
シフトクロツクを所定回数印加してスキヤンアウ
トする。
タがシフト機能を有して、かつシフトレジスタチ
エーンに構成されたシフトレジスタ方式の場合は
シフトクロツクを所定回数印加してスキヤンアウ
トする。
ここで問題となるのは、組み合わせ回路を径由
してスキヤンイン／アウトされるデータが、組み
合わせ回路に入力するスキヤン系以外の他からの
信号によつて影響を受けて多義的な値を持つてし
まうことである。
してスキヤンイン／アウトされるデータが、組み
合わせ回路に入力するスキヤン系以外の他からの
信号によつて影響を受けて多義的な値を持つてし
まうことである。
本発明の目的はこのような問題点を解決するも
ので、このため本発明ではメモリー回路周辺のレ
ジスタにスキヤンイン／アウト機能を持たせ、試
験データをメモリー回路に書き込み、読み出すこ
とにより、メモリー回路の試験を可能にした論理
回路において、該メモリー回路周辺のレジスタと
メモリーセル間に組み合わせ回路が存在する場
合、メモリー回路周辺のレジスタとメモリーセル
間のデータ伝送パスを試験時に固定するよう外部
から前記組み合わせ回路を制御するよう構成した
事を特徴とする論理回路を要旨としている。
ので、このため本発明ではメモリー回路周辺のレ
ジスタにスキヤンイン／アウト機能を持たせ、試
験データをメモリー回路に書き込み、読み出すこ
とにより、メモリー回路の試験を可能にした論理
回路において、該メモリー回路周辺のレジスタと
メモリーセル間に組み合わせ回路が存在する場
合、メモリー回路周辺のレジスタとメモリーセル
間のデータ伝送パスを試験時に固定するよう外部
から前記組み合わせ回路を制御するよう構成した
事を特徴とする論理回路を要旨としている。
次に図面により本発明の詳細を説明する。
第２図は本発明の実施例によるメモリー回路図
を示す。
を示す。
本実施例では組み合わせ回路としてマルチプレ
クサの場合を示したものである。各マルチプレク
サには外部制御端子１０を設け、試験時にこの端
子からマルチプレクサを制御して伝送パスを固定
する。つまり試験時はメモリー回路周辺のレジス
タとメモリーセル間のパスのみ形成し、他の情報
線７からの信号によつて影響を受けないようにす
る。次に第２図の回路によりメモリーセル部の試
験手順を説明すると (1) まず端子１０から信号を入力し、マルチプレ
クサ６を制御して伝送パスを固定する。次にス
キヤンイン端子８から書込みデータおよびアド
レスデータを入力し、順次シフトクロツクφ
Ａ，φＢによつてシフトさせ、メモリーセル３
の入力レジスタ２に書込みデータを、アドレス
レジスタ４にアドレスデータをセツトする。
クサの場合を示したものである。各マルチプレク
サには外部制御端子１０を設け、試験時にこの端
子からマルチプレクサを制御して伝送パスを固定
する。つまり試験時はメモリー回路周辺のレジス
タとメモリーセル間のパスのみ形成し、他の情報
線７からの信号によつて影響を受けないようにす
る。次に第２図の回路によりメモリーセル部の試
験手順を説明すると (1) まず端子１０から信号を入力し、マルチプレ
クサ６を制御して伝送パスを固定する。次にス
キヤンイン端子８から書込みデータおよびアド
レスデータを入力し、順次シフトクロツクφ
Ａ，φＢによつてシフトさせ、メモリーセル３
の入力レジスタ２に書込みデータを、アドレス
レジスタ４にアドレスデータをセツトする。
(2) ライトネーブル（WE）信号を印加して入力
レジスタ２の内容をメモリーセル３に書込む。
レジスタ２の内容をメモリーセル３に書込む。
(3) 次にシステムクロツクφを印加して、メモリ
ーセル３からの出力を出力レジスタ５にセツト
する。
ーセル３からの出力を出力レジスタ５にセツト
する。
(4) 再度シフトクロツクφＡ，φＢを印加して、
出力レジスタ５にセツトされたデータをスキヤ
ンアウト端子９から取り出す。
出力レジスタ５にセツトされたデータをスキヤ
ンアウト端子９から取り出す。
この取り出された出力値を調査することによ
りメモリー回路の試験を行う。以上の手順を繰
り返して行なう。
りメモリー回路の試験を行う。以上の手順を繰
り返して行なう。
以上本発明の実施例ではメモリー回路周辺のレ
ジスタをシフトレジスタチエーンに構成したシフ
トレジスタ方式に適用した場合であるが、各フリ
ツプフロツプやレジスタに１ビツトずつアドレス
をわりふるアドレス方式の場合でも同様に適用で
きる。
ジスタをシフトレジスタチエーンに構成したシフ
トレジスタ方式に適用した場合であるが、各フリ
ツプフロツプやレジスタに１ビツトずつアドレス
をわりふるアドレス方式の場合でも同様に適用で
きる。
また本発明はメモリーセル部の試験を行わず、
周辺回路のみを試験する場合も有効である。
周辺回路のみを試験する場合も有効である。
この場合はアドレスを固定し、入力レジスタに
セツトされたデータを、メモリーセル部をそのま
ま通過させ出力レジスタにセツトする。
セツトされたデータを、メモリーセル部をそのま
ま通過させ出力レジスタにセツトする。
以上本発明によるとメモリー回路周辺レジスタ
とメモリーセル間に組み合わせ回路がある場合に
この間の伝送パスを一義的に固定して試験をする
ことができ、確実なスキヤイン／アウト方式によ
るメモリー回路の試験ができる利点がある。
とメモリーセル間に組み合わせ回路がある場合に
この間の伝送パスを一義的に固定して試験をする
ことができ、確実なスキヤイン／アウト方式によ
るメモリー回路の試験ができる利点がある。
第１図はメモリー回路の一般的構成図、第２図
は本発明の実施例によるメモリー回路図を示す。
図において１はアドレスレジスタ、２は入力レジ
スタ、３はメモリーセル、４は組み合わせ回路、
５は出力レジスタ、６はマルチプレクサ、７は情
報線、８はスキヤンイン端子、９はスキヤンアウ
ト端子、１０はマルチプレクサ制御用外部端子を
示す。
は本発明の実施例によるメモリー回路図を示す。
図において１はアドレスレジスタ、２は入力レジ
スタ、３はメモリーセル、４は組み合わせ回路、
５は出力レジスタ、６はマルチプレクサ、７は情
報線、８はスキヤンイン端子、９はスキヤンアウ
ト端子、１０はマルチプレクサ制御用外部端子を
示す。
Claims (1)
- 【特許請求の範囲】 １ メモリー回路周辺のレジスタにスキヤンイ
ン／アウト機能を持たせ、試験データをメモリー
回路に書き込み、読み出すことにより、メモリー
回路の試験を可能にした論理装置において、 該メモリー回路周辺のレジスタとメモリーセル
間に組み合わせ回路が存在する場合に、メモリー
回路周辺のレジスタとメモリーセル間のデータ伝
送パスを試験時に固定するよう外部から前記組み
合わせ回路を制御するよう構成した事を特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222280A JPS56168267A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222280A JPS56168267A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168267A JPS56168267A (en) | 1981-12-24 |
| JPS6258025B2 true JPS6258025B2 (ja) | 1987-12-03 |
Family
ID=13483001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222280A Granted JPS56168267A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56168267A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793184B2 (ja) * | 1987-07-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JPH01105400A (ja) * | 1987-10-19 | 1989-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02178863A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | メモリ試験回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
-
1980
- 1980-05-30 JP JP7222280A patent/JPS56168267A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168267A (en) | 1981-12-24 |
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