JP2793184B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2793184B2 JP2793184B2 JP62187331A JP18733187A JP2793184B2 JP 2793184 B2 JP2793184 B2 JP 2793184B2 JP 62187331 A JP62187331 A JP 62187331A JP 18733187 A JP18733187 A JP 18733187A JP 2793184 B2 JP2793184 B2 JP 2793184B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- transfer gate
- memory cell
- gate group
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリセルを用いて構成される
半導体記憶装置に関し、特に、高速テスト及びセルアレ
イ破壊時における該アレイ部以外の機能ブロックのチェ
ックを可能にした半導体記憶装置に関する。 〔従来の技術〕 従来の半導体記憶装置として、例えば、第３図に示す
ものがある。この半導体記憶装置はビット線１、ダイナ
ミックセル２及び該ガイナミックセル２に所定のパター
ンで接続されるワード線３を有するメモリセルアレイ４
を備え、このメモリセルアレイ４の入力端及び出力端に
はトランスファーゲート群５およびトランスファーゲー
ト群６が設けられている。トランスファーゲート群５に
はシリアルに書き込まれたデータを一時的に保持する書
き込みレジスタ７が接続され、トランスファーゲート群
６にはダイナミックメモリセル４からシリアルに読み出
すためのデータが一時的に保持される読み出しレジスタ
８が接続されている。また、入力側のビット線１間にセ
ンスアンプ９が配設されている。ワード線３の各々に
は、ワード線選択デコーダ10が接続され、書き込み及び
読み出しに応じてワード線３が選択される。ワード線選
択デコーダ10及びトランスファーゲート群５、６は制御
部11によって制御され、レジスタ７及び８に対する書き
込み及び読み出しを制御する。制御部11からは、シリア
ル書き込み制御信号SW、トランスファーゲート群５の開
閉信号Sg1、トランスファーゲート群６の開閉信号Sg2及
びシリアル読み出し制御信号SRが送出される。 以上の構成において、制御部11よりの制御信号SWに従
ってデータDinがシリアルに入力され、書き込みレジス
タ７に記憶され、開閉信号Sg1によってこのレジスタ７
から一斉にメモリセル４にデータを転送する。また、読
み出しに際しては、開閉信号Sg2によってメモリセル４
からデータを一斉に読み出しレジスタ８へ転送し、この
レジスタ８から制御信号SRに従ってシリアルにデータDo
utを出力する。これらの処理に際し、制御部11はワード
線選択デコーダ10を介してワード線３を選択し、メモリ
領域を設定する。 次に、以上の構成による半導体装置のセルアレイ以外
の機能をチェックする方法について、第４図を参照して
説明する。ここでは、データパターンＡを書き込んだと
き、これが読み出されるか否かを確認する場合について
例示している。 先ず、データパターンＡをシリアルに書き込み（ステ
ップ41）、書き込みワード線の選択並びにトランスファ
ーゲート群５をオープンにさせる（ステップ42）。つい
で書き込みワード線をリセット（ステップ43）したの
ち、トランスファーゲート群５をリセット（ゲート閉）
する（ステップ44）。ステップ42〜44が書き込み転送処
理になる。 次に、読み出しワード線を選択（ステップ45）し、セ
ンスアンプ９を活性化し（ステップ46）、トランスファ
ーゲート群６をオープン（ゲート開）にする（ステップ
47）。さらに読み出しワード線およびトランスファーゲ
ート群６をリセットする（ステップ48）。ステップ45〜
48が読み出し（リード）転送処理になる。 以上のライト転送およびリード転送処理ののち、セン
スアンプ９をリセットし（ステップ49）、データパター
ンＡをシリアルに読み出す（ステップ50）ことにより、
レスト処理が終了する。 〔発明が解決しようとする問題点〕 しかし、従来の半導体装置によると、ライト転送とリ
ード転送の転送動作に要する時間が大であるために、テ
ストに時間がかかる不具合がある。 また、セルアレイ部が破壊されている場合、セルアレ
イ部以外の機能ブロックをチェックすることは困難であ
り、不良解析等の評価時にセルアレイ部以外の機能を分
離して評価することは困難であった。 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、ダイナミックメモリセル
アレイと、シリアルに書き込まれたデータを一時的に保
持する書き込みレジスタと、書き込みレジスタとダイナ
ミックメモリセルアレイの各ビット線間に設けられた第
１のトランスファーゲート群と、ダイナミックメモリセ
ルアレイからシリアルに読み出すためのデータが一時的
に保持される読み出しレジスタと、読み出しレジスタと
ダイナミックメモリセルアレイの各ビット線間に設けら
れた第２のトランスファーゲート群とを有し、第１のト
ランスファーゲート群と第２のトランスファーゲート群
とを同時にオンさせ、書き込みレジスタ内のデータをダ
イナミックメモリセルアレイの各メモリセルを経由する
ことなく、各ビット線を介して読み込みレジスタに転送
する手段を備えたものである。 〔作用〕 以上の構成により、テスト時には、データパターンが
書き込まれたのち、入力側及び出力側のトランスファー
ゲート群が同時にオープンし、書き込みレジスタ内のデ
ータが読み出しレジスタへ転送される。このメモリセル
を介さずに読み出しレジスタに転送されたデータはシリ
アルに読み出される。 〔実施例〕 以下、本発明の実施例を詳細に説明する。 第１図は本発明の一実施例を示し、第３図と同一であ
るものには同一の引用数字を用いたので重複する説明を
省略するが、第２図に示すテスト処理を実行するテスト
回路部20を制御部20に接続するようにしたものである。 テスト回路部20は、テスト時に出力される外部テスト
信号Stを指令として、書き込みレジスタ７と読み出しレ
ジスタ８とを直通させるべく、トランスファーゲート群
５と６を同時にオープンさせるように制御部11を制御す
る。 以上の構成において、そのテスト処理を第２図に基づ
いて説明する。 まず、半導体メモリのセルアレイ以外の機能をチェッ
クするため、例えば、Ａというデータパターンを書き込
む（ステップ21）。次に、外部テスト回路20を用いてト
ランスファーゲート群５と６が同時にオープンするよう
に制御部11を制御し、データパターンＡのシリアル読み
出しを実施する（ステップ22、23）。 このように、本発明のテス時の処理内容は、トランス
ファーゲート群の同時オープンのみであり、従来のよう
なライト転送及びリード転送を全く必要としないため、
テスト時間の大幅な短縮が可能になる。 〔発明の効果〕 以上説明した通り、本発明によれば、テスト時間の短
縮によって高速化が図られると共に、セルアレイを経由
せずにテストパターンの転送が可能であるため、セルア
レイが破壊されていてもセルアレイ部以外の機能チェッ
クができる。
半導体記憶装置に関し、特に、高速テスト及びセルアレ
イ破壊時における該アレイ部以外の機能ブロックのチェ
ックを可能にした半導体記憶装置に関する。 〔従来の技術〕 従来の半導体記憶装置として、例えば、第３図に示す
ものがある。この半導体記憶装置はビット線１、ダイナ
ミックセル２及び該ガイナミックセル２に所定のパター
ンで接続されるワード線３を有するメモリセルアレイ４
を備え、このメモリセルアレイ４の入力端及び出力端に
はトランスファーゲート群５およびトランスファーゲー
ト群６が設けられている。トランスファーゲート群５に
はシリアルに書き込まれたデータを一時的に保持する書
き込みレジスタ７が接続され、トランスファーゲート群
６にはダイナミックメモリセル４からシリアルに読み出
すためのデータが一時的に保持される読み出しレジスタ
８が接続されている。また、入力側のビット線１間にセ
ンスアンプ９が配設されている。ワード線３の各々に
は、ワード線選択デコーダ10が接続され、書き込み及び
読み出しに応じてワード線３が選択される。ワード線選
択デコーダ10及びトランスファーゲート群５、６は制御
部11によって制御され、レジスタ７及び８に対する書き
込み及び読み出しを制御する。制御部11からは、シリア
ル書き込み制御信号SW、トランスファーゲート群５の開
閉信号Sg1、トランスファーゲート群６の開閉信号Sg2及
びシリアル読み出し制御信号SRが送出される。 以上の構成において、制御部11よりの制御信号SWに従
ってデータDinがシリアルに入力され、書き込みレジス
タ７に記憶され、開閉信号Sg1によってこのレジスタ７
から一斉にメモリセル４にデータを転送する。また、読
み出しに際しては、開閉信号Sg2によってメモリセル４
からデータを一斉に読み出しレジスタ８へ転送し、この
レジスタ８から制御信号SRに従ってシリアルにデータDo
utを出力する。これらの処理に際し、制御部11はワード
線選択デコーダ10を介してワード線３を選択し、メモリ
領域を設定する。 次に、以上の構成による半導体装置のセルアレイ以外
の機能をチェックする方法について、第４図を参照して
説明する。ここでは、データパターンＡを書き込んだと
き、これが読み出されるか否かを確認する場合について
例示している。 先ず、データパターンＡをシリアルに書き込み（ステ
ップ41）、書き込みワード線の選択並びにトランスファ
ーゲート群５をオープンにさせる（ステップ42）。つい
で書き込みワード線をリセット（ステップ43）したの
ち、トランスファーゲート群５をリセット（ゲート閉）
する（ステップ44）。ステップ42〜44が書き込み転送処
理になる。 次に、読み出しワード線を選択（ステップ45）し、セ
ンスアンプ９を活性化し（ステップ46）、トランスファ
ーゲート群６をオープン（ゲート開）にする（ステップ
47）。さらに読み出しワード線およびトランスファーゲ
ート群６をリセットする（ステップ48）。ステップ45〜
48が読み出し（リード）転送処理になる。 以上のライト転送およびリード転送処理ののち、セン
スアンプ９をリセットし（ステップ49）、データパター
ンＡをシリアルに読み出す（ステップ50）ことにより、
レスト処理が終了する。 〔発明が解決しようとする問題点〕 しかし、従来の半導体装置によると、ライト転送とリ
ード転送の転送動作に要する時間が大であるために、テ
ストに時間がかかる不具合がある。 また、セルアレイ部が破壊されている場合、セルアレ
イ部以外の機能ブロックをチェックすることは困難であ
り、不良解析等の評価時にセルアレイ部以外の機能を分
離して評価することは困難であった。 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、ダイナミックメモリセル
アレイと、シリアルに書き込まれたデータを一時的に保
持する書き込みレジスタと、書き込みレジスタとダイナ
ミックメモリセルアレイの各ビット線間に設けられた第
１のトランスファーゲート群と、ダイナミックメモリセ
ルアレイからシリアルに読み出すためのデータが一時的
に保持される読み出しレジスタと、読み出しレジスタと
ダイナミックメモリセルアレイの各ビット線間に設けら
れた第２のトランスファーゲート群とを有し、第１のト
ランスファーゲート群と第２のトランスファーゲート群
とを同時にオンさせ、書き込みレジスタ内のデータをダ
イナミックメモリセルアレイの各メモリセルを経由する
ことなく、各ビット線を介して読み込みレジスタに転送
する手段を備えたものである。 〔作用〕 以上の構成により、テスト時には、データパターンが
書き込まれたのち、入力側及び出力側のトランスファー
ゲート群が同時にオープンし、書き込みレジスタ内のデ
ータが読み出しレジスタへ転送される。このメモリセル
を介さずに読み出しレジスタに転送されたデータはシリ
アルに読み出される。 〔実施例〕 以下、本発明の実施例を詳細に説明する。 第１図は本発明の一実施例を示し、第３図と同一であ
るものには同一の引用数字を用いたので重複する説明を
省略するが、第２図に示すテスト処理を実行するテスト
回路部20を制御部20に接続するようにしたものである。 テスト回路部20は、テスト時に出力される外部テスト
信号Stを指令として、書き込みレジスタ７と読み出しレ
ジスタ８とを直通させるべく、トランスファーゲート群
５と６を同時にオープンさせるように制御部11を制御す
る。 以上の構成において、そのテスト処理を第２図に基づ
いて説明する。 まず、半導体メモリのセルアレイ以外の機能をチェッ
クするため、例えば、Ａというデータパターンを書き込
む（ステップ21）。次に、外部テスト回路20を用いてト
ランスファーゲート群５と６が同時にオープンするよう
に制御部11を制御し、データパターンＡのシリアル読み
出しを実施する（ステップ22、23）。 このように、本発明のテス時の処理内容は、トランス
ファーゲート群の同時オープンのみであり、従来のよう
なライト転送及びリード転送を全く必要としないため、
テスト時間の大幅な短縮が可能になる。 〔発明の効果〕 以上説明した通り、本発明によれば、テスト時間の短
縮によって高速化が図られると共に、セルアレイを経由
せずにテストパターンの転送が可能であるため、セルア
レイが破壊されていてもセルアレイ部以外の機能チェッ
クができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の実施例におけるテスト処理を示す流れ図、第３
図は従来の半導体記憶装置を示すブロック図、第４図は
第３図におけるテスト処理を示す流れ図である。 符号の説明 １……ビット線 ２……ダイナミックメモリセル ３……ワード線 ４……メモリセルアレイ 5,6……トランスファーゲート群 ７……書き込みレジスタ ８……読み出しレジスタ 10……ワード線選択デコーダ 11……制御部 20……テスト回路部
本発明の実施例におけるテスト処理を示す流れ図、第３
図は従来の半導体記憶装置を示すブロック図、第４図は
第３図におけるテスト処理を示す流れ図である。 符号の説明 １……ビット線 ２……ダイナミックメモリセル ３……ワード線 ４……メモリセルアレイ 5,6……トランスファーゲート群 ７……書き込みレジスタ ８……読み出しレジスタ 10……ワード線選択デコーダ 11……制御部 20……テスト回路部
Claims (1)
- (57)【特許請求の範囲】 １．ダイナミックメモリセルアレイと、シリアルに書き
込まれたデータを一時的に保持する書き込みレジスタ
と、該書き込みレジスタと前記ダイナミックメモリセル
アレイの各ビット線間に設けられた第１のトランスファ
ーゲート群と、前記ダイナミックメモリセルアレイから
シリアルに読み出すためのデータが一時的に保持される
読み出しレジスタと、該読み出しレジスタと前記ダイナ
ミックメモリセルアレイの各ビット線間に設けられた第
２のトランスファーゲート群とを有する半導体記憶装置
において、前記第１のトランスファーゲート群と前記第
２のトランスファーゲート群とを同時にオンさせ、前記
書き込みレジスタ内のデータを前記ダイナミックメモリ
セルアレイの各メモリセルを経由することなく、前記各
ビット線を介して前記読み込みレジスタに転送する手段
を備えたことを特徴とする半導体記憶装置。 ２．前記転送する手段は前記ダイナミックメモリセルア
レイ以外の機能ブロックをテストする時に動作させるも
のであることを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187331A JP2793184B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187331A JP2793184B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432491A JPS6432491A (en) | 1989-02-02 |
| JP2793184B2 true JP2793184B2 (ja) | 1998-09-03 |
Family
ID=16204129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187331A Expired - Lifetime JP2793184B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793184B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003269B1 (ko) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | 듀얼 포트 메모리소자의 모우드 전환방법 |
| JPH05274860A (ja) * | 1992-03-26 | 1993-10-22 | Nec Corp | 半導体メモリ |
| JPH0720207A (ja) * | 1993-06-24 | 1995-01-24 | Nec Corp | Ｒａｍ内蔵ｌｓｉ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168267A (en) * | 1980-05-30 | 1981-12-24 | Fujitsu Ltd | Logical device |
| JPS6040120B2 (ja) * | 1980-06-09 | 1985-09-09 | 日本電信電話株式会社 | 半導体記憶装置 |
| JPS59201295A (ja) * | 1983-04-28 | 1984-11-14 | Toshiba Corp | 半導体記憶装置 |
| JPH0746519B2 (ja) * | 1985-07-01 | 1995-05-17 | 日本電気株式会社 | 半導体装置 |
| JPS6267793A (ja) * | 1985-09-20 | 1987-03-27 | Sony Corp | メモリ装置 |
| JPS62152050A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | 半導体メモリ |
-
1987
- 1987-07-27 JP JP62187331A patent/JP2793184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432491A (en) | 1989-02-02 |
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