JPS6267793A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6267793A JPS6267793A JP60206243A JP20624385A JPS6267793A JP S6267793 A JPS6267793 A JP S6267793A JP 60206243 A JP60206243 A JP 60206243A JP 20624385 A JP20624385 A JP 20624385A JP S6267793 A JPS6267793 A JP S6267793A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- data
- contents
- memory cell
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置に関する。本発明のメモリ装置は
、ＤＲＡＭとして利用することができ、例えばＤＲＡＭ
にシフトレジスタを内蔵したＡＳＩＣＤＲＡＭとして具
体化することができる。
、ＤＲＡＭとして利用することができ、例えばＤＲＡＭ
にシフトレジスタを内蔵したＡＳＩＣＤＲＡＭとして具
体化することができる。
本発明のメモリ装置は、メモリセルが行列構成のマトリ
ックス配置されてなり、上記メモリセルのデータをシフ
トレジスタを用いて行毎又は列毎に出力させるメモリ装
置において、上記シフトレジスタの後段側に比較データ
入力用シフトレジスタと、上記メモリセルのデータと該
比較データとの比較結果を出力するシフトレジスタとを
有する構成とすることにより、測定時間を短縮すると共
に、カラムアクセスをしたときなどにその内容を、上記
比較機能により効率良く調べることをも可能ならしめた
ものである。
ックス配置されてなり、上記メモリセルのデータをシフ
トレジスタを用いて行毎又は列毎に出力させるメモリ装
置において、上記シフトレジスタの後段側に比較データ
入力用シフトレジスタと、上記メモリセルのデータと該
比較データとの比較結果を出力するシフトレジスタとを
有する構成とすることにより、測定時間を短縮すると共
に、カラムアクセスをしたときなどにその内容を、上記
比較機能により効率良く調べることをも可能ならしめた
ものである。
メモリ装置は、その記憶内容を効率良く測定できること
が好ましい。しかし従来のメモリ装置は、メモリセルの
内容を測定して必要なデータを得るのに時間がかかると
いう問題があり、これを一層短縮することが望まれてい
る。この問題は記憶容量が大きくなるに従い、特に重要
となる。例えば１メガビツトメモリにもなると、測定時
間が長すぎるので、その改善が必要である。
が好ましい。しかし従来のメモリ装置は、メモリセルの
内容を測定して必要なデータを得るのに時間がかかると
いう問題があり、これを一層短縮することが望まれてい
る。この問題は記憶容量が大きくなるに従い、特に重要
となる。例えば１メガビツトメモリにもなると、測定時
間が長すぎるので、その改善が必要である。
又従来は、カラムアクセスをしたときその内容を調べる
のも、必ずしも迅速・容易ではなかった。
のも、必ずしも迅速・容易ではなかった。
即ち、通常メモリＩＣは第３図に示すように、そのメモ
リセル１がＲＯＷ（行）とＣＯＬＵＭＮ（列）との行列
構成でマトリックス配置されて成り、ワードライン（ｗ
ｏｒｄ １ｉｎｅ） ２が選択されて、行３ａのＩＲＯ
Ｗのデータがセンスアンプ４で増幅される。通常のメモ
リＩＣでは、センスアンプ４に入力されたものはデコー
ダを通して出力し、この出力が外部データと比較される
。このため、該出力は外部の比較装置にて１ビツト毎に
逐一照合して比較されることになり、測定に時間がかか
る。最近それに第３図の如くシフトレジスタ５を加えた
装置か知られている。シフトレジスタは、記憶された内
容全部をシリアルに出力するので、記憶内容の内の１つ
を選ぶデコーダは不要となる。
リセル１がＲＯＷ（行）とＣＯＬＵＭＮ（列）との行列
構成でマトリックス配置されて成り、ワードライン（ｗ
ｏｒｄ １ｉｎｅ） ２が選択されて、行３ａのＩＲＯ
Ｗのデータがセンスアンプ４で増幅される。通常のメモ
リＩＣでは、センスアンプ４に入力されたものはデコー
ダを通して出力し、この出力が外部データと比較される
。このため、該出力は外部の比較装置にて１ビツト毎に
逐一照合して比較されることになり、測定に時間がかか
る。最近それに第３図の如くシフトレジスタ５を加えた
装置か知られている。シフトレジスタは、記憶された内
容全部をシリアルに出力するので、記憶内容の内の１つ
を選ぶデコーダは不要となる。
このシフトレジスタを用いた装置は、例えばビデオ用の
ＲＡＭとして用いることができ、例えば画面上にライン
状の情報を全部写し出すように使用できる。又、名簿の
ように、人名とそれに伴う情報を並べて取り出す如き形
で用いることもできる。
ＲＡＭとして用いることができ、例えば画面上にライン
状の情報を全部写し出すように使用できる。又、名簿の
ように、人名とそれに伴う情報を並べて取り出す如き形
で用いることもできる。
しかし上記の如きメモリ装置も、特に容量が１メガビツ
ト〜４メガビツトにもなると測定時間が長くなる。行毎
に全データを出力しても、それを比較するためのデータ
がないからである。
ト〜４メガビツトにもなると測定時間が長くなる。行毎
に全データを出力しても、それを比較するためのデータ
がないからである。
又、上記メモリ装置をＡＳＩＣメモリとして使う場合、
その内容（ｃｏｎｔｅｎ’ｔ）を迅速に知ることが望ま
れるが、上記従来の構成だけであると、これが達成しに
くい。
その内容（ｃｏｎｔｅｎ’ｔ）を迅速に知ることが望ま
れるが、上記従来の構成だけであると、これが達成しに
くい。
本発明は、上記事情に鑑みてなされたもので、本発明の
目的は、測定時間を短縮でき、かつ内容を迅速に調べ得
るメモリとしても好適に使用できるメモリ装置を得るこ
とにある。
目的は、測定時間を短縮でき、かつ内容を迅速に調べ得
るメモリとしても好適に使用できるメモリ装置を得るこ
とにある。
本発明は、次の構成により上記目的を達成する。
即ち、本発明の構成を、後記記述する本発明の実施例を
例示する第１図を用いて説明すれば、本発明のメモリ装
置は１、メモリセル１が図の行３ａ。
例示する第１図を用いて説明すれば、本発明のメモリ装
置は１、メモリセル１が図の行３ａ。
３ａ・・・、−列”＝３ｂ、３ｂ・・・の如く行列構成
のマトリックス配置されてなり、上記メモリセルのデー
タをシフトレジスタ５を用いて行毎又は列毎に出力させ
る構成になっていると共に、上記シフトレジスタ５ａの
後段側に比較データＤ２人力用シフトレジスタ６ａと、
上記メモリセル１のデータＤ。
のマトリックス配置されてなり、上記メモリセルのデー
タをシフトレジスタ５を用いて行毎又は列毎に出力させ
る構成になっていると共に、上記シフトレジスタ５ａの
後段側に比較データＤ２人力用シフトレジスタ６ａと、
上記メモリセル１のデータＤ。
と該比較データＤ２との比較結果を出力するシフトレジ
スタを有する構成である。
スタを有する構成である。
なお比較結果を出力するシフトレジスタは、比較結果を
そのまま出力する手段（第１図のシフトレジスタ６ｂ）
と、メモリセルのデータＤ、と比較データＤ２が一敗し
ているかどうかを出力する手段（例えば第１図のＡＮＤ
回路７など）とを有する構成にすることもできる。
そのまま出力する手段（第１図のシフトレジスタ６ｂ）
と、メモリセルのデータＤ、と比較データＤ２が一敗し
ているかどうかを出力する手段（例えば第１図のＡＮＤ
回路７など）とを有する構成にすることもできる。
本発明のメモリ装置は、上記構成であるので、シフトレ
ジスタ５にはメモリセル１における例えば行３ａ、３ａ
からの各ビットのデータＤ、が入力され、一方シフトレ
ジスタ６ａには比較データＤｔが入力される。更にシフ
トレジスタ６ｂは、上記メモリセル１からのデータＤ１
と比較データＤ２との双方のデータを比較し、この比較
結果を出力する。
ジスタ５にはメモリセル１における例えば行３ａ、３ａ
からの各ビットのデータＤ、が入力され、一方シフトレ
ジスタ６ａには比較データＤｔが入力される。更にシフ
トレジスタ６ｂは、上記メモリセル１からのデータＤ１
と比較データＤ２との双方のデータを比較し、この比較
結果を出力する。
例えば第２図に略示するように、メモリセル１のデータ
Ｄ１を示すシフトレジスタ５で読み出されたデータＤ１
がｏｏｉｏｏであり、シフトレジスタ６ａに入力した比
較用データ Ｄｉ （例えば所望のデータ）が００１１
０とすると、シフトレジスタ６ｂは両データＤ、、Ｄ、
を照合して、合っていると１９合わないとＯの信号を出
し、従って１１１０１という比較結果を出力する。この
比較結果は、例えばオシロスコープなどで画面上に映し
て見ることができる。本発明はシフトレジスタを用いた
結果、このように情報を時間軸上のデータとすることが
できるものである。
Ｄ１を示すシフトレジスタ５で読み出されたデータＤ１
がｏｏｉｏｏであり、シフトレジスタ６ａに入力した比
較用データ Ｄｉ （例えば所望のデータ）が００１１
０とすると、シフトレジスタ６ｂは両データＤ、、Ｄ、
を照合して、合っていると１９合わないとＯの信号を出
し、従って１１１０１という比較結果を出力する。この
比較結果は、例えばオシロスコープなどで画面上に映し
て見ることができる。本発明はシフトレジスタを用いた
結果、このように情報を時間軸上のデータとすることが
できるものである。
なお、第１図の如く更にＡＮＤ回路７をかけてデータ照
合すると、シフトレジスタ６ｂでの比較の結果、すべて
ＤｌとＤ２とが一致した時（つまり上記設定で１１１１
１であった場合）、フラッグ（ｆｌａｇ）が立つように
して、全データ一致か否かの照合を行うことができる。
合すると、シフトレジスタ６ｂでの比較の結果、すべて
ＤｌとＤ２とが一致した時（つまり上記設定で１１１１
１であった場合）、フラッグ（ｆｌａｇ）が立つように
して、全データ一致か否かの照合を行うことができる。
フラッグが出ることにより、必要な情報が得られている
ことがわかる。
ことがわかる。
フラッグが立たない場合、上記オシロスコープなどで目
視し、どのデータが不一致かを確かめるようにできる。
視し、どのデータが不一致かを確かめるようにできる。
大発明は、上記のように比較データＤ２人力用シフトレ
ジスタ６ａと、データＤ＋、Ｄｚ比較用のシフトレジス
タ６ｂとを有する結果、メモリの測定が短時間で達成さ
れる。従来は、シフトレジスタ５から読み出したデータ
を出力して、この出力結果を逐一照合する必要があった
からである。例えば従来はシフトレジスタ５から２５０
の情報が読み出されれば、その２５０を各々比較する必
要があったが、本発明では比較データＤ２との照合によ
り、１ ／２５０の時間ですむことになる。
ジスタ６ａと、データＤ＋、Ｄｚ比較用のシフトレジス
タ６ｂとを有する結果、メモリの測定が短時間で達成さ
れる。従来は、シフトレジスタ５から読み出したデータ
を出力して、この出力結果を逐一照合する必要があった
からである。例えば従来はシフトレジスタ５から２５０
の情報が読み出されれば、その２５０を各々比較する必
要があったが、本発明では比較データＤ２との照合によ
り、１ ／２５０の時間ですむことになる。
なお、上記シフＩ・レジスタ６ａ、６ｂに加えて、”Ｄ
ＯＮ’Ｔ ＣＡＲＥ”を表す、もう一つのシフトレジ
スタを具備させてもよい。
ＯＮ’Ｔ ＣＡＲＥ”を表す、もう一つのシフトレジ
スタを具備させてもよい。
以下本発明の一実施例について説明する。
この例は、本発明を、ＤＲＡＭ特にＡＳＩＣＤ ＲＡ
Ｍ （Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｅｄ
ＩｎｔｅｇｒａｔｅｄＣ４ｒｃｕｉｔ Ｄ ＲＡ Ｍ＋
特定の用途に応用するものとしたＤＲＡＭ）に適用した
もので、本例のメモリ装置はビデオ用のＤＲＡＭとして
用いることができる。
Ｍ （Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｅｄ
ＩｎｔｅｇｒａｔｅｄＣ４ｒｃｕｉｔ Ｄ ＲＡ Ｍ＋
特定の用途に応用するものとしたＤＲＡＭ）に適用した
もので、本例のメモリ装置はビデオ用のＤＲＡＭとして
用いることができる。
本実施例は、メモリセル１として大容量メモリ（１メガ
ビツト〜４メガビツトのもの）を用い、該メモリセル１
の各ビットの出力がセンスアンプ４で増幅される。この
センスアンプ４からの出力はシフトレジスタ５に入力さ
れる。センスアンプ４からの出力は、デコーダを用いる
場合の、デコーダ出力ともなる。シフトレジスタ５の出
力は、メモリセル１の情報を読み出したもので、これは
メモリセル１のデータＤ１としての出力として使用でき
る。一方、比較用データＤ２は、シフトレジスタ６ｂに
入力される。双方のデータＤ＋、Ｄｚはシフトレジスタ
６ｂで比較される。この比較は、前記第２図を参照して
説明したように行われる。
ビツト〜４メガビツトのもの）を用い、該メモリセル１
の各ビットの出力がセンスアンプ４で増幅される。この
センスアンプ４からの出力はシフトレジスタ５に入力さ
れる。センスアンプ４からの出力は、デコーダを用いる
場合の、デコーダ出力ともなる。シフトレジスタ５の出
力は、メモリセル１の情報を読み出したもので、これは
メモリセル１のデータＤ１としての出力として使用でき
る。一方、比較用データＤ２は、シフトレジスタ６ｂに
入力される。双方のデータＤ＋、Ｄｚはシフトレジスタ
６ｂで比較される。この比較は、前記第２図を参照して
説明したように行われる。
シフトレジスタ６ｂの出力は、比較結果として出力され
、本例ではこれをオシロスコープで表示するようにした
。又、その出力はＡＮＤ回路７に入り、Ｄ、、Ｄ、の全
データが一致するとき、フラッグが立つようにした。本
例メモリ装置は、上記シフトレジスタ５．５ａ、ｅｂが
、装置内に内蔵されている。
、本例ではこれをオシロスコープで表示するようにした
。又、その出力はＡＮＤ回路７に入り、Ｄ、、Ｄ、の全
データが一致するとき、フラッグが立つようにした。本
例メモリ装置は、上記シフトレジスタ５．５ａ、ｅｂが
、装置内に内蔵されている。
なお第１図中、８は前段のシフトレジスタである。
このように本実施例に係るメモリセルは、マトリックス
配列になったメモリセルの素子配列から、ワード′！Ｆ
ＩＡ２の選択により、ＲＯＷＩ行分のデータをセンスア
ンプ４で増幅し、これをビデオＲＡＭ用のシフトレジス
タ５に移し、一方シフトレジスタ６ａからの比較データ
Ｄ２と、このメモリヒル１のデータＤ、 とをシフトレ
ジスタ６ｂで比較して、比較照合した結果を得るもので
、短時間で情報の測定ができる。又カラムアクセスして
内容を知るのが迅速・容易である。更に本実施例は、シ
フトレジスタ６ｂの内容を、ＡＮＤ回路７で比較し、フ
ラッグを立てて、内容が一致するかどうかの機能を持た
せ、かつオシロスコープなどでの目視ができるようにし
たので、多機能であり有利である。
配列になったメモリセルの素子配列から、ワード′！Ｆ
ＩＡ２の選択により、ＲＯＷＩ行分のデータをセンスア
ンプ４で増幅し、これをビデオＲＡＭ用のシフトレジス
タ５に移し、一方シフトレジスタ６ａからの比較データ
Ｄ２と、このメモリヒル１のデータＤ、 とをシフトレ
ジスタ６ｂで比較して、比較照合した結果を得るもので
、短時間で情報の測定ができる。又カラムアクセスして
内容を知るのが迅速・容易である。更に本実施例は、シ
フトレジスタ６ｂの内容を、ＡＮＤ回路７で比較し、フ
ラッグを立てて、内容が一致するかどうかの機能を持た
せ、かつオシロスコープなどでの目視ができるようにし
たので、多機能であり有利である。
なお当然のことではあるが、本発明は上述の実施例にの
み限定されるものではない。
み限定されるものではない。
上述の如（本発明のメモリ装置は、測定時間を短縮する
ことができる。かつ、内容を迅速に調べるメモリとして
用いるのも好適である。
ことができる。かつ、内容を迅速に調べるメモリとして
用いるのも好適である。
第１図は本発明の一実施例を示す構成図である。
第２図は該実施例の作用説明図である。第３図は従来例
を示す。 エ・・・メモリセル、２・・・ワードライン、３ａ・・
・行、３ｂ・・・列、４・・・センスアンプ、５・・・
シフトレジスタ、６ａ・・・比較データ人力用シフトレ
ジスタ、６ｂ・・・比較結果出力用シフトレジスタ、７
・・・ＡＮＤ回路（データが一致しているか否か出力す
る手段）。
を示す。 エ・・・メモリセル、２・・・ワードライン、３ａ・・
・行、３ｂ・・・列、４・・・センスアンプ、５・・・
シフトレジスタ、６ａ・・・比較データ人力用シフトレ
ジスタ、６ｂ・・・比較結果出力用シフトレジスタ、７
・・・ＡＮＤ回路（データが一致しているか否か出力す
る手段）。
Claims (1)
- 【特許請求の範囲】 １、メモリセルが行列構成のマトリックス配置されてな
り、上記メモリセルのデータをシフトレジスタを用いて
行毎又は列毎に出力させるメモリ装置において、 上記シフトレジスタの後段側に比較データ 入力用シフトレジスタと、 上記メモリセルのデータと該比較データと の比較結果を出力するシフトレジスタとを有するメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206243A JPS6267793A (ja) | 1985-09-20 | 1985-09-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206243A JPS6267793A (ja) | 1985-09-20 | 1985-09-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267793A true JPS6267793A (ja) | 1987-03-27 |
Family
ID=16520110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206243A Pending JPS6267793A (ja) | 1985-09-20 | 1985-09-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
| JPH01107599A (ja) * | 1987-10-20 | 1989-04-25 | Seiko Epson Corp | 磁気シールド塗料 |
-
1985
- 1985-09-20 JP JP60206243A patent/JPS6267793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
| JPH01107599A (ja) * | 1987-10-20 | 1989-04-25 | Seiko Epson Corp | 磁気シールド塗料 |
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