JPH0322299A

JPH0322299A - 半導体記憶装置

Info

Publication number: JPH0322299A
Application number: JP2068676A
Authority: JP
Inventors: Fumio Baba; 文雄馬場
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-20
Filing date: 1990-03-19
Publication date: 1991-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕大型コンピュータ等の人容吊記憶装置に使われる半導体
記憶装置に関し、簡単な構成で効率良く効果的に不良ビットを含むメモリ
素子を切替えて使用できるＴａｆＩな大容伍半導体記憶
装置を構成することを目的とし、Ｎビット（Ｎは整数）
を一単位とするデータを記憶する半導体記憶装置であっ
て、各々複数のブロックに分割された記憶領域を有する
Ｍ個（ＭはＮより大なる整数）のメモリ素子と、Ｍ個の
メモリ素子に各々接続されたＭ木の内部バス線と、Ｍ個
のメモリ素子に外部からのアドレス信号に応じて各メモ
リ素子中の１つのブロックを指定する指定手段と、各メ
モリ素子の各ブロックごとに不良メモリセルを有するか
否かを示すデータを格納するメモリ手段と、Ｎ本の外部
バス線と、前記アドレス信号が不良メモリセルを有する
ブロックを指定しているとき、前記メモリ手段中のデー
タに応じて該ブロックに代えて不良メモリセルを含まな
い別のメモリ素子を選択するように、前記Ｍ本の内部バ
ス線と外部バス線との接続を切替えるバス線切替え手段
とを有するよう構成する。

〔産業上の利用分野〕

大型コンピュータ等の大容量記憶装置に使われる半導体
記憶装置に関する。

従来より半導体製造時の歩留りの向上について多大の努
力が払われているが、１００％の歩留りを保証する技術
は未だ存在しない。かかる限られた歩留りは半導体記憶
装置、特に大容量の半導体記憶装置において大きな問題
になる。

半導体記憶装置を構成する場合、従来は不良ビットない
し欠陥を含まない半導体記憶装置のみを選別して使用す
ることが使われていたが、かかる方法では記憶容量が増
大し含まれるビットの数が膨大なものとなるにつれて不
良ビットを全く含まない半導体記憶装置を得ることが困
難になり、完全な動作を行う半導体記憶装置を得るのに
多数の半導体記憶装置を捨てなければならなくなる。そ
の結果、記憶装置の価格が非常に高くなってしまい、大
型コンピュータの大容団記憶装置やいわゆる半導体ディ
スクメモリ等を構成することは”実際上不可能になる。

一方、不良ビットを含む半導体記憶装置であっても不良
ビット以外の大部分のビットは正常であり、しかも不良
ピットの割合は大きいものではないので、従来より記憶
素子をウエパブロービング試験で試験して欠陥部分のア
ドレスを特定し、欠陥部分がアドレスされた場合には記
憶素子内に設けられている冗長ビットをかわりにアドレ
スして見かけ上完全に動作する半導体記憶装置を構成す
　　正規メモリセルアレ−１０８から予備メモリセルる
ことが行われている。　　　　　　　　　　　　　アレ
−１０ｂに切換えられる。

〔従来の技術〕

第１３図は従来の半導体記ｆｆｉｌｌａで不良ビットを
含む半導体記憶素子を救済するのに使われている冗長構
成の例を示す。メモリセルアレ−１０は列デコーダ１１
および行デ］一ダ１２ａを介してアドレスされる正規メ
モリセルアレ−１０の他に列デコーダ及び予備行デコー
ダ１２ｂを介してアドレスされる予備メモリセルアレ−
１０ｂを含む。

通常はアドレス信号が列デコーダ１１及び行デコーダ１
２ａに供給されて正規メモリセルアレ−１０ａがアクセ
スされるが、アドレス信号がアドレスするメモリセルが
不良である場合にはアドレスされるメモリセルが不良で
あることが読出し専用メモリ〈以下ＲＯＭと記す）１３
ａ及びこれに協働するｌｌｉｌｌｔ１１回路１３中にて
判定され、その結果切換回路１４が回路１３により駆動
されてアドレス信号によりアクセスされるメモリセルア
レーが（発明が解決しようとする課題）かかる従来の冗長構成を有する半導体記憶装置では予備
メモリセルアレーは個々の記憶素子ないしチップ内に設
けられているためその規模は限られており、しかもメモ
リセルアレーはライン単位で切換えられるため冗長ライ
ンは欠陥を含んではならず、このためせいぜい数ライン
分の欠陥しか救済できない問題点を有する。一方、大型
コンピュータ等の大容社記憶装置として使われる半導体
記憶装置では記憶装置の価格をさらに下げるためより多
くの欠陥を含んだ記憶素子をも使用できるようにするこ
とが要望されている。

また、従来の冗長構成を有する記憶素子を多数組合せて
大規模な半導体記憶装欽を構成した場合、個々の素子中
にＲＯＭ１３及び切換回路１４の如き＄１１６０回路手
段が必要となるため非常に多数の制御回路手段が必要に
なる問題点がある。またこれに伴って記憶装置の動作も
遅くなってしまう。

本発明は上記の点に鑑みなされたもので、簡単な構成の
制御回路手段を使って不良ビットを含む記憶素子を切換
使用でき、完全に動作し、単位記憶容邑当りの価格が安
い大容量半導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明装置の原理ブロック図である。

図示する装置は、Ｎビットを一単位とするデータを記憶
する。装置はＭ個（Ｍ＞Ｎ）の半導体メモリ素子１を有
し、これらから１ビットのデータを伝えるＭ個の内部バ
スライン２が伸びている。指定手段３はアドレスＡＤＤ
を受取り、各メモリ素子１の対応するエリア（メモリセ
ル〉を指定する。

バス線切替え手段５はメモリ素子１からＭピットのデー
タを受取り、アドレス信号ＡＤＤが与えられるＭ御手段
６の制御のもとに、ＭビットからＮビットを選択する。

制御手段６は、ＲＯＭ（図示しない）などの記憶手段を
有する。ＲＯＭはメモモリ素子１にそれぞれ対応して設
けられた記憶エリアを有する。各メモリのエリアは、複
数のブロックー各々は少なくとも１つのメモリセルに等
しい所定のサイズを有する一を有する。情報は各メモリ
セルの各ブロックに対応して設けられた記憶エリアに書
込まれる。各ブロックに関する情報は、各ブロックが不
良メモリセルを有するかどうかを示す。第１図において
、指定手段３にｒａｖｔするメモリ素子は不良セルを有
するブ口ツク×（ハッチングで示す）を有する。後述す
るように、マップの形で前記情報を記憶する。バス線切
替え手段５は、制御手段６のＩＪ御のもとに、Ｍビット
中のＮビットをＮ個の外部バス１１４に選択的に接続す
る。

例えば、アドレス信号ＡＤＤが指定手段３に隣接するメ
モリ素子１の不良ブロック（不良セルを有するブロック
）を示すアドレス情報を有するとき、制御手段６は内蔵
ＲＯＭを参照することでこれを検出する。そして、制御
手段６はバス線切替え千段５を制御して、上記不良ブロ
ックを有するメモリ素子１に代えて別のメモリ素子１を
選択する。

これにより、バス線切替え手段５はＭ個のメモリ素子１
からＮ個のメモリ素子１を選択して不良ブロックを有す
るメモリ素子１が選択されないようにする。

〔作用〕

本発明によれば、不良ピットを含むメモリ素子がバス線
切替え千段５により不良ビットを避けるように切替え使
用され、切替えが単一の制御手段６によりしかも各メモ
リ素子１の記憶領域をブロック単位で切替えるため、制
御構成が簡単であり、またｉＩｌｌｔ［ｌ手段６に記憶
させるマップも小規模で簡単なものでよく、完全に動作
する大容量半導体記憶装置を安価に構成することが可能
になる。

〔実施例〕

第２図は、本発明の一実施例のブロック図である。図示
する構成は３２ビットを一単位とするデータを記憶する
。半導体記憶装置は３６×Ｍ個の半導体メモリ素子Ｍ（
１．１）．Ｍ（１．２），・・・．Ｍ　（ｎ，３６）こ
れらはマトリクス状に配列されている−を有する。例え
ば、３６×Ｍ個の集Ｗ４回路ブ０ツクがウエアスケール
のチップ上に配列される。また、３６×Ｍ個の半導体メ
モリチップがプリント板上に配列される。更には、いく
つかのメモリ素子からなる複数のチップを用いても良い
。各行は３６個のメモリ素子からなる。以下の説明では
メモリ素子はチップで構成されているものとする。内部
（Ｉ／Ｏ）バス線ＢＬＪＳＩは一つの行を構成するメモ
リチップＭ（１．１）．Ｍ（２．１）．・・・，Ｍ（ｎ
．１）に共通に設けられている。同様に、内部バス線Ｂ
ＵＳ２．ＢＬＪＳ３，・・・．ＢＬＪＳ３６がメモリチ
ップＭ（１．２）．・・・Ｍ　（ｎ．３６）に対して設
けられている。内部バスＩｉｌＢＵＳ１．ＢＬＪＳ２，
・・・．ＢＬＪＳ３６はバス線切替え回路２０の３６ビ
ットバスボート２１に接続されている。バス線切替え回
路２０は３２ビットのパスポート２２を有する。スイッ
チ回路２６は３６ビットパスポート２１と３２ビットバ
スボート２２との間に設けられている。

バス線切替え回路２０はコントローラ２４とＲＯＭ２４
ａによって制御される。アドレス／チップ選択回路２３
はＣＰＵのような外部デバイスからアドレス信号ＡＤＤ
を受取り、指定された行の３６個のチップとこれらのメ
モリセルとを選択する。３６ビットのデータは選択され
たメモリセルから読出され、内部バス＄１１８ＵＳ１〜
ＢｔＪＳ３６を介して、３６ビットパスポート２１に伝
えられる。そして、スイッチ回路２６は３６ビットのデ
ータから３２ビットを選択する。選択された３２ビット
は、３２ビットの外部バス線に伝送される。また、３２
ビットのデータがバス線切替え回路２０を通り、内部バ
ス線を介して指定されたメモリセル中に書込まれる。

チップＭ（１．１）　〜Ｍ（ｎ．３６）の各々のメモリ
エリアは、複数のブロックー各々、複数のメモリセルか
らなる一に分割されている。各メモリチツプＭ　（１．
１　）　〜Ｍ　（ｎ，３６）はそれぞれ、不良メモリセ
ルを有するかどうかテストされる＠　３６ＸＭ個のメモ
リチップの各々に対して得られるテスト結果はＲＯＭ２
４ａに記憶される。

第３図は、各チップのメモリエリアをブロックに分割す
る様子を示す。図示の場合、メモリエリアは６４　（８
Ｘ８）の７０ックに分割され、それぞれ不良メモリセル
を有するかどうか判別される。

ブロックには連続番号が付されている。図示の例では、
第１番目及び第１３番目に不良メモリセル（ハッチされ
たブロック）を有する。第３図のブロックはメモリエリ
アが物理的に格子状に分割されていることを意味しない
。

ＲＯＭ２４ａは、各ブロックが不良メモリセルを有する
か否かをマップ状に記憶している。第４図はＲＯＭ２４
ａに形成されたマップを図示する。

マップの水平方向はブロックの番号を示し、垂直方向は
冬チップの番号を表わす。各ハツチングエリアは不良メ
モリセルを有するブロックを示す。

例えば、チップＭ（１．１）の第１及び第１３番目は不
良メモリセルを有する。

アドレス信＠ＡＤＤは、各々３６個のチップからなる１
つの行を指定する。例えば、アドレス信号ＡＤＤが第１
番目の行を指定するとき、チツプＭ（１．１），Ｍ（１
．２）．・・・．Ｍ　（１．３６）の一群が選択される
。アドレス信号ＡＤＤはコントローラ２４により、ＲＯ
Ｍ２４ａの内容と比較される。この場合、チップＭ（１
．１）の第１ブロックが指定ざれたとき、コントローラ
２４はチップＭ（１．１＞の第１ブロックが不良メモリ
セルを有することを判定する。そして、コントローラ２
４はバス線切替え回路２０をＨｉｍ！Ｌ、チップＭ（１
．１）に代えて、不良メモリセルを持たない別のチップ
、例えばメモリチップＭ　（１．３６）を選択する。バ
ス線切替え回路２０は内部バス線ＢＵＳ３６を選択して
、外部バスａ２５のうちの対応する１本の外部パス線に
接続する。従って、１ピットのデータがチップＭ（１．
１）に代えてチップＭ　（１．３６＞から読出され、ス
イッチ回路２６を介して外部バス２５に伝送する。

第５図はバス線切替え回路２０の動作原理を示す図であ
る。便宜上、４ビットを３ビットに変換できる構成を示
す。３６ピットに変換できる構成は、第５図の構成をも
とに容易に得られる。

第１１に示す構成はーの入力端子に内部バス線ＢｔＪＳ
１を接続され他の入力端子にｌｌｌｌｌ１回路２４から
ライン５１上に出力される第１の１１御信号をインバー
タ３２を介して供給されるＡＮＤゲート３１と、一端に
ＲＯＭ２４からライン５１を介して前記第１の制御信号
を供給ざれると共に他の入力端子に内部バス線ＢｔＪＳ
２を接続された別のＡＮＤゲート３３と、一端にバス線
ＢＵＳ２を接続され他端に制御回路２４からライン５２
に出力される第２の制御信号をインバータ３４を介して
供給される別のＡＮＤゲート３５と、一端にｉ，ｌＪｔ
ｌ１１回路２４からライン５２を介して前記第２の制御
信号を供給され他端に内部バス線ＢＬＩＳ３を接続され
たＡＮＤゲート３６と、一端に内部バス線ＢＬＪＳ３を
接続され他端に制御回路２４からライン５３上に出力さ
れる第３のυｌｌｉｌ信号をインバータ３７を介して供
給されるＡＮＤゲート３８と、一端に制御回路２４から
ライン５３上に出力される前記第３のｉｌＩ御信号を供
給され、他端に内部バス線ＢＵＳ４を接続されたＡＮＤ
ゲート３９と、八ＮＤゲート３１及び３３の出力を供給
されバス線Ｂ１上に出力信号を供給するＯＲゲート４０
と、ＡＮＤゲート３５及び３６の出力を供給されバス線
Ｂ２上に出力信号を供給するＯＲゲート４１と、ＡＮＤ
ゲート３８及び３９の出力を供給されバスＢ線３上に出
力信号を供給するＯＲグート４２、とにより構成される
。

第１の制御信号，第２の制御信号及び第３の制御信号が
いずれもローレベルの場合には（場合１）外部バス線Ｂ
１上には内部バス線ＢＵＳＩ上の信号が、また外部バス
線Ｂ２上には内部パス線８ＵＳ２上の信号が、さらに外
部バス線Ｂ３上には内部バス線ＢＵＳ３上の信号が供給
され、内部バス線ＢＬＩＳ４上の信号は出力側の外部バ
スＩＩ！Ｂ１．８２．８３のいずれにも送られない。ま
た第３の制ｍ＋信号のみがハイレベルで第１及び第２の
！，１１１０信号共ローレベルである場合（場合２）に
は外部バス線Ｂ１には内部バス線ＢＬＩＳＩ上の信号が
、外部バス線Ｂ２には内部バス線ＢｔＪＳ２の信号が、
さらにバスＢ３にはバスＢＬＪＳ４上の信号が供給され
る。さらに、第２．第３の制御信号共ハイレベルで第１
の制御信号のみがＯ−レベルである場合（Ｉ合３）には
バスＢ１には内部バスＩＩＢＵｓ１上の信号が外部バス
線Ｂ２には内部バスｉｓｕＳａ上の信号が、さらに外部
バス線Ｂ３には内部バス線ＢＬＪＳ４上の信号が供給さ
れる。さらに、第１，第２．第３のｔＩ１１１Ｉｌ信号
のいずれもハイレベルである場合＜Ｓ合４）には内部バ
スｌ！ＢＬＩＳ２上の信号が外部バスＩｉＢ１に、内部
バスＩＢＵＳ３上の信号が外部バスｌｉｌＢ２に、さら
に内部バス線ＢＵＳ４の信号が外部バス線Ｂ３に供給さ
れる。

第５図に示すＲＯＭ２４ａが、ブロックをアクセスした
ときに得られる内部バス線の状態に関する表１のデータ
を有するとき、コントローラ２４を介することなくアド
レス信号ＡＤＤを直接ＲＯＭ２４ａに与えられることが
できる。

表一−１表１において、Ｐはバス（アクセスされたブロックは不
良メモリセルを持たない）を示し、Ｆはフェイル（アク
セスされたブロックが不良メモリセルを有する〉を示す
。

第５図に示す構成を３６ビットから３２ビットを選択す
るバス線切替え構或に拡張するときは、（ＫＸｎ）ワー
ドＸ　（３２ＸＳ）ビットの容昂をもつＲＯＭ２４ａを
用いる。ここで、Ｋは各チップのブロック数を示し、ｎ
は１つの内部バス線に接続されるチップ数を示し、Ｓ＋
はシフト数を示し、３２は外部バス２５上の出力信号数
を示す。

第２図において、不良メモリセルを有するブロックをア
クセスしたとき、チップに接続ざれる内部バス線から最
大４ビット離れた別のチップを選択できる。例えば、内
部バスＩｊｌＢＬＩＳ１に接続されたチップのアクセス
されたブロックが不良メモリセルを有するとき、内部バ
スＩ！ＢＬＪＳ２．Ｂｕｓ３，ＢＵＳ４及びＢＬＩＳ５
のうちの１つに接続された別のチップを選択することが
できる。従って、内部バスｉａ＋ｓｕｓｉに対し、５つ
の内部バス線ＢＵＳ１〜ＢｔＪＳ５のうちの１つを選択
することができる。

第６図に示すように、ＲＯＭ２４ａが３つのＲＯＭ２４
ａ＋　，２４ａ２及び２４ａ３−各々３２×３ビットに
等しい出力を有するーからなる。

トータルＫｘｎのアドレスを示すアドレス信号ＡＤＤが
直接ＲＯＭ２４ａに与えられ、３２組の３ビットデータ
＃１，＃２，・・・．＃３２が出力される。

第７図は内部バス線ＢＵＳ１〜ＢＵＳ３６上の３６ビッ
トから３２ビットを選択するスイッチ回路２４の一部を
示すブロック図である。スイッチ回路２６は３２個のス
イッチＳＷＩ．ＳＷ２．ＳＷ３，ＳＷ４．・・・，ＳＷ
３２（便官上、図示していない）を有する。各スイッチ
ＳＷｉ　（１−１．２，・・・３２）は内部バス線Ｂｔ
ＪＳ１〜ＢＵＳ３６のうち５本に接続されている。例え
ば、スイッチＳＷ１は入力端子Ｏ〜４を介して内部バス
線Ｂｕｓ１〜ＢＵＳ５に接続されている。スイッチＳＷ
１．ＳＷ２．・・・，ＳＷ３２には３２組の３ビットデ
ータ（数値データ）＃１．＃２．＃３２−これはＲＯＭ
２４ａから供給される一がそれぞれ与えられる。

チツブＭ　（ｎ，１　）〜Ｍ　（ｎ，３６）から１つず
つ選択された３６ブロックが、第８図に示すように、内
部バス線ＢｔＪＳ１〜ＢｔＪＳ３６上に現われた状態を
有するとき、ＲＯＭ２４ａは第８図に示すデータを記憶
する。第８図に示すＲＯＭ２４ａの内容である数値は、
第７図に示すスイッチＳＷ１〜ＳＷ３６の入力端子を示
している。内部バスＩＢＵＳ４に接続されたアクセスさ
れたブロックに不良メモリセルがあるとき、スイッチＳ
Ｗ４は入力端子Ｏに代えて入力端子１を選択、すなわち
、内部バスＩＢＵＳ４に代えて内部バス線ＢＵＳ５を選
択する。このようにして゛「″が現れるごとに、ＲＯＭ
２４ａ内のデータ値は＋１インクリメントされる。第８
図において、３つの゛Ｆ″が内部パス線ＢｔＪＳ４，Ｂ
ＵＳ１０及びＢＵＳ１２上に現れる。従って、内部バス
ＩＢＵＳ３３，ＢｔＪ８３４及びＢｔＪＳ３５に接続さ
れたチップがＢり３４．ＢｔＪＳ１０及びＢｔＪＳ１２
に接続されたチップに代えて選択される。内部バス線Ｂ
ＵＳ３６に接続されたチップは選択されない。

第８図に示す関係は次のとおり要約される。

番目の外部バス線ＢＨ（ｉ＝１．２・・・）に対応づ−
る１つのＲＯＭ記憶領域が、ｊＭ目（ｊ＝０．１．２・
・・〉を示しているとき、ｉ番目の外部バス線Ｂ　に接
続された１番目のスイッチＳＷ，は（１− ＋ｊ）番目の内部バス線ＢＩＪＳ・　を選択する。

＋＋Ｊ第９図は３６本の内部バス線Ｂｕｓ１〜ＢｔＪＳ３６に
、３２ビットの外部バスＩｉｌ８１〜Ｂ３２上のデータ
を出力するスイッチ回路２６の構成を示す図である。第
７図及び第９図とを比較するとわかるように、第９図の
構成は第７図の構成の逆論理である。スイッチＳＷ１’
　からＳＷ３２’　には、ＲＯＭ２４ａからの３ビット
データ＃１〜＃３２がそれぞれ与えられる。

各チップのメモリエリアを行方向のみ又は列方向のみの
ブロックに分割することもできる。この場合、各ブロッ
クは一次元のメモリエリアを有する。前述した実施例は
３６本の内部バス線ＢＵＳ１〜ＢＬＩＳ３６と３２本の
外部バス線８１〜Ｂ３２を有し、この結果４ビットのマ
ージンを有する。本発明は４ビットのマージンに限定さ
れない。メモリ素子Ｍ（１．１）　〜Ｍ（ｎ，１）がメ
モリチップで構成されるとき、素子の配列を不良メモリ
セルを有するブロックが分散するようにすることが好ま
しい。例えばチツブＭ（１．１）の第１ブロックが不良
メモリセルを有するとき、同一行の他のチツブＭ（１．
２）〜Ｍ　（１．３６）の第１ブロックには不良メモリ
セルがないことが好ましい。このような配列により、少
ないマージンビッ１・数を用いて半導体メモリ装置を効
率良く効果的に構成することができる。

第１１図は切換回路の第２実施例を示す。第１１図の切
換回路では出込時にシリアル形式の３２ビットデータが
ＦＩＦＯバッファ６０を介してシフ！−レジスタ６１に
供給され、３６ビットのパラレル形式のデータとして内
部バスｌｉｌＢＵ８１〜ＢＵＳ３６の各々に供給される
。その際第２図実施例のＩＩＩ御装置２４及びＲＯＭ２
４ａと同様な制ｔｉｌｌ装置６３および記憶装ｉｆｆ６
３ａ　（ＲＯＭ６３ａと記す）が第４図と同様なマップ
に基づいて制御ＨｇをＦＩＦＯパッフ７６０に出力しバ
ッファ６０を通ってシフトレジスタ６１へ送られるデー
タの流れを制御する。より具体的に説明ずると、シフト
レジスタ６１は一定のクロツクにより駆動され供給され
たシリアル形式のデータを一のビットから次のビットへ
１ビットずつ送ると共に所定クロック毎に各ビットの内
容を並列データとしてレジスタ６２へ出力することによ
りシリアルーバラレル変換を行う。一方、制御装茸６３
には入力アドレス信号をマップの内容と比較して制御信
号をＦＩＦＯバッファ６０に出力する。ＦＩＦＯバッフ
ｙ６０は制御信号に応じてシフｌ−レジスタ６１へ送ら
れるデータの流れを選択的に停止させる。このような場
合、シフトレジスタにはバツファ６０からのデータのか
わりにダミーデータが送られ、次いでＦＩ’Ｆ○バッフ
ｙ６０からのデータ供給が再開される。このようにして
、３６木の内部バス線ＢＵＳ１〜ＢＵＳ３６のうち良ビ
ットをアクセスするものにのみデータが出力され不良ビ
ット・をアクセスする入出力バスにはダミーデータが出
力される。

読出時には各入出力バス内部バス線ＢＵＳ１〜ＢｔＪＳ
３６からの３６ビットのデータがレジスタ６２を介して
シフトレジスタ６１へ送られさらに１ビットずつ順次別
のＦＩＦＯバツフ７６４を通って読出される。そのｌｆ
ｆｌＦ　Ｉ　ＦＯバッフ７６４はＲＯＭ６３ａ及び制御
装置６３により制御されて不良ブロックから読出された
データが出力される場合のみディスエーブルされ、換言
すればかかるデータの読込みを選択的に抑止し、その結
果出力ライン６５には正しい３２ビットのデータのみが
シリアルに出力される。

第１２図は各メモリ素子Ｍ（１．１）　〜Ｍ（ｎ，３６
）の全体ブロック図である。図示する構或はＤＲＡＭで
ある。アドレスビットＡｏ−Ａｔｅからなる多重化され
たアドレス信号はアドレスバッファ／ブリデコーダ７２
に与えられ、ローアドレス及びコラムアドレスが生成さ
れる。多重化されたアドレス信号は、第２図のアドレス
／チップ選択回路２３からの信号である。ローアドレス
信号は口−アドレスデコーダ７６に与えられ、コラムア
ドレスデコーダ７４にコラムアドレス信号が与えられる
。ローアドレスストローブ信号ＲＡＳ及びカラムアドレ
スストＯ−ブ信号ＣＡＳは、クロツクジェネレータ７８
に与えられる。クロツクジェネレータ７８はローアドレ
スデコーダ７６にクロック信号を出力する。ローアドレ
スストローブ信＠ＲＡＳは、ローアクティブな信号で、
少なくとも１つのワード線がローアドレスデコーダ７６
により選択されるタイミングと、そのワード線が非選択
にされるタイミングとを規定する。また、ローアドレス
ストローブ信号ＲＡＳは、ワード線がブリチャージされ
るタイミングと、リセットされるタイミングとを規定す
る。センスアレブ／入出力ゲート８４はコラムアドレス
デコーダ７４とメモリセルアレイ７０とに接続されてい
る。

カラムアドレスストローブ信号ＣＡＳはインバータを介
してアンドゲート８０に与えられる。クロツクジエネレ
ータ７８からのクロツク信号はアンドゲート８０に与え
られ、その出力はクロツクジエネレータ８２に与えられ
る。］ラムアドレスストローブＣＡＳに応答して、クロ
ツクジェネレータ８２はコラムアドレスストデコーダ７
４とアドレスバッファ／ブリデコーダ７２に与えられる
クロック信号を生成する。クロツクジエネレータ８２か
らのクロツク信号を受取ると、コラムアドレスデ］一ダ
７４は１以上のビット線ベアを選択する。センスアンブ
／入出力ゲート８４はメモリセルアレイ７０に延びるビ
ット線に結合している。

メモリセルアレイ７・０からデータＤ。ｕｔを読出すと
き、データはセンスアンプ／入出力ゲート８４内に設け
られているセンスアンプで増幅される。

ライトクロツクジェネレータ８６はクロツクジェネレー
タ８２からのクロック信号と、外部デバイスからのライ
トイネーブル信ＭＷＥとを受取り、書込みクロツクを生
成する。データ人カバッファ８８はライトクロツクジェ
ネレータ８６からの泪込みクロックにより規定されるタ
イミングでデータＤｉｏを取込む。データ人カバッファ
８８からのデータ出力は、センスアンプ／入出力ゲート
８４に与えられ、メモリセルアレイ７０に書込まれる。

センスアンプ／入出力ゲート８４からのデータ出力はデ
ータ出力バっファ９０に与えられ、クロツクジェネレー
タ８２からのクロック信号に同則して、データを出力す
る。動作モードコントローラ９２はコラムアドレススト
ローブ信号ＣＡＳ及びクロツクジェネレータ７８か．８
のクロック信号を受取り、読出し／書込みモードやＣＡ
ＳビフォアＲＡＳリフレッシュモードなどの通常の動作
モードを指定する動作モード信号を生成する。この動作
モード信号はリフレッシュアドレスカウンタ９４に与え
られ、リフレッシュすべきメモリセルに関するアドレス
信号を生或する。各メモリ素子はＤＲＡＭに限定されず
、ＳＲＡＭのような他のメモリ素子で構成できる。

（発明の効果）上述の如く本発明の半導体記憶装欝によれば多数の半導
体記憶素子の各々から並列に読出された１ビットデータ
より構成される第１のビット数の第１の多ビットデータ
の各ビットを取捨選択して前記第１のビット数よりも少
ない第２のビット数の第２の多ビットデータに変換する
バス切替え手段を備え、ビット変換手段におけるビット
選択動作を各記憶素子中の不良ビットの分布を記憶領域
中に画成されたプロック毎に示すマップを備えた制御手
段により制御して前記第２の多ビットデータ中に不良デ
ータが含まれることがないように実行することにより、
実質的な割合の不良ビットを含む半導体記憶素子を使っ
て、しかも良データのみを選択するための構成を複雑に
することなく、完全に動作する大容渋半導体記憶装置を
安価に構成することが可能になる。

【図面の簡単な説明】

第１図は本発明装置の原理ブロック図、第２図は本発明
一実施例による半導体記憶装置のブロック図、第３図は第２図装直中の半導体記憶素子の記憶領域のブ
ロック化を説明する図、第４図は第２図に示す記憶装置中に記憶されるマップを
示す図、第５図はバス線切替え回路の構成及び動作を説明する図
、第６図は第２図に示すＲＯＭの構或例を示す図、第７図
は第２図に示すスイッチ回路の構成例を示す図、第８図は第７図に示すスイッチ回路の動作を説明する図
、第９図は第２図に示すスイッチ回路の別の構或例を示す
図、第１０図は第９図に示すスイッチ回路の動作を説明する
図、第１１図はバス線切替え回路の別の実施例を示す図、第１２図は各メモリ素子の構成例を示すブロック図、及び第１３図は従来の冗長構成を有する半導体記憶装置の構
成を示す図である。図において、１は半導体記憶素子、２は内部バス線、３は指定手段，４は外部バス、５はバス線切替え手段．６は制御手段，Ｍ（１．１）　〜Ｍ（ｎ，３６）半導体メモリ素子、２
０ばバス線切替え回路、２１は３６ビットバス、２２は３２ビットバス、２３はアドレス／チップ選択回路、２４はｉｌＪＩｌ１回路、２４ａｌ．ｔＲＯＭ，２５は外部バス、Ｉ／０１　〜Ｉ−０３６は内部バス線
、３１．３３．３５．３６．３８．３９はＡＮＤゲート、３２．３４はインバータを示す。各半導体記憶素子中の記憶領域のブロック化を説明する
図第３図ブロック番号

Claims

【特許請求の範囲】　Ｎビット（Ｎは整数）を一単位とするデータを記憶す
る半導体記憶装置であつて、各々複数のブロックに分割された記憶領域を有するＭ個
（ＭはＮより大なる整数）のメモリ素子（１）と、Ｍ個のメモリ素子に各々接続されたＭ本の内部バス線（
２）と、Ｍ個のメモリ素子（１）に外部からのアドレス信号に応
じて各メモリ素子中の１つのブロックを指定する指定手
段（３）と、各メモリ素子（１）の各ブロックごとに不良メモリセル
を有するか否かを示すデータを格納するメモリ手段（６
、２４ａ）と、Ｎ本の外部バス線（４）と、前記アドレス信号が不良メモリセルを有するブロックを
指定しているとき、前記メモリ手段中のデータに応じて
該ブロックに代えて不良メモリセルを含まない別のメモ
リ素子を選択するように、前記Ｍ本の内部バス線と外部
バス線との接続を切替えるバス線切替え手段（５）とを
有することを特徴とする半導体記憶装置。