JPS61127051A - メモリマツピング方法び装置 - Google Patents
メモリマツピング方法び装置Info
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- JPS61127051A JPS61127051A JP60254614A JP25461485A JPS61127051A JP S61127051 A JPS61127051 A JP S61127051A JP 60254614 A JP60254614 A JP 60254614A JP 25461485 A JP25461485 A JP 25461485A JP S61127051 A JPS61127051 A JP S61127051A
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- memory
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ランダムアクセスメモ！Ｊ （ＲＡＭ）の制
御装置、特にＲＡＭのアクセス前に仮想メモリアドレス
が実メモリアドレスにマツピングされるメモリマツピン
グ方法及び装置に関する。
御装置、特にＲＡＭのアクセス前に仮想メモリアドレス
が実メモリアドレスにマツピングされるメモリマツピン
グ方法及び装置に関する。
〔従来技術と発明が解決しようとする問題点〕プロセッ
サ内で走っているプログラムが、このプログラムに都合
のよいメモリ割当手法によってアドレスを発生する処理
装置において、そのようなメそす割当手法は、オペレー
ティングシステム（以下Ｏ８という）が管理している実
際のメモリ割当にとって必ずしも都合がよいとはいえな
い。そのため、マツピングメモリ（マツピングＲＡＭ
）を設け、Ｏ８のメモリ割当手法に従って主メモリアレ
イに記憶されたデータの＠実”アドレスを、プログラム
が発生したマツピングＲＡＭの６仮想”アドレス位置に
、そのプログラムのメモリ割当手法に従って記憶するこ
とが慣用的に行なわれてきた。
サ内で走っているプログラムが、このプログラムに都合
のよいメモリ割当手法によってアドレスを発生する処理
装置において、そのようなメそす割当手法は、オペレー
ティングシステム（以下Ｏ８という）が管理している実
際のメモリ割当にとって必ずしも都合がよいとはいえな
い。そのため、マツピングメモリ（マツピングＲＡＭ
）を設け、Ｏ８のメモリ割当手法に従って主メモリアレ
イに記憶されたデータの＠実”アドレスを、プログラム
が発生したマツピングＲＡＭの６仮想”アドレス位置に
、そのプログラムのメモリ割当手法に従って記憶するこ
とが慣用的に行なわれてきた。
即ち、プロセッサが、プログラムによって発生された仮
想アドレスを用いて主メモリアレイ内のデータをアクセ
スしようとするとき、プロセッサはｔｆマツピングＲＡ
Ｍの仮想アト、レスにある実アドレスデータを読出し、
その後この実アドレスデータで主メモリアレイをアクセ
スする。
想アドレスを用いて主メモリアレイ内のデータをアクセ
スしようとするとき、プロセッサはｔｆマツピングＲＡ
Ｍの仮想アト、レスにある実アドレスデータを読出し、
その後この実アドレスデータで主メモリアレイをアクセ
スする。
この方法によれば、プログラムとＯ８とで別個のアドレ
ス指定方式を用いることができるが、プロセッサは、主
メモリをアクセスしようとするとき常に余分な続出遅延
を甘受しなければならない。
ス指定方式を用いることができるが、プロセッサは、主
メモリをアクセスしようとするとき常に余分な続出遅延
を甘受しなければならない。
したがって、主メモリアレイのアクセスに要する時間を
増加させることなく仮想アドレス指定を行なうことを許
容する手段があれば有益である。
増加させることなく仮想アドレス指定を行なうことを許
容する手段があれば有益である。
本発明の目的は、プログラムがデータをアクセスするた
めに用いる仮想アドレスを、Ｏ８がメモリアレイにデー
タを記憶させるために用いる実アドレスに変換する改良
されたメモリマツピング方法及び装置を提供することで
ある。
めに用いる仮想アドレスを、Ｏ８がメモリアレイにデー
タを記憶させるために用いる実アドレスに変換する改良
されたメモリマツピング方法及び装置を提供することで
ある。
本発明の他の目的は、プログラムが仮想アドレス指定方
式を採用しても実アドレス指定方式を採用した場合よシ
メモリアクセス時間が増大することがないメモリマツピ
ング方法及び装置を提供することである。
式を採用しても実アドレス指定方式を採用した場合よシ
メモリアクセス時間が増大することがないメモリマツピ
ング方法及び装置を提供することである。
本発明の更に他の目的は、プロセッサがマツピングされ
ていないアドレスを用いようとするときプロセッサに対
して指示信号が送出されるメモリマツピング方法及び装
置を提供することである。
ていないアドレスを用いようとするときプロセッサに対
して指示信号が送出されるメモリマツピング方法及び装
置を提供することである。
第１の本発明に係るメモリマツピング方法は、アドレス
を行アドレス及び列アドレスに分けて２段階にアクセス
する聾のメモリに対してメモリマツぎングを行なうに際
し、行アドレス選択制御信号を発生した後、列アドレス
選択制御信号を発生するまでの時間に仮想アドレスの一
部を対応する実アドレスの一部に変換することを特徴と
するものである。
を行アドレス及び列アドレスに分けて２段階にアクセス
する聾のメモリに対してメモリマツぎングを行なうに際
し、行アドレス選択制御信号を発生した後、列アドレス
選択制御信号を発生するまでの時間に仮想アドレスの一
部を対応する実アドレスの一部に変換することを特徴と
するものである。
第２の本発明に係るメモリマツピング装置は、アドレス
を行アドレス及び列アドレスに分けて２段階にアクセス
する型のメモリに対するメモリマツピング装置であって
、仮想アドレスの一部を受けて対応するアドレスデータ
に変換するアドレス変換手段と、仮想アドレスの他の部
分及びアドレスデータを順次切替出力する制御手段とを
具え、仮想アドレスの他の部分及びアドレスデータを夫
夫メモリの行アドレス及び列アドレスとして用いること
を特徴とするものである。
を行アドレス及び列アドレスに分けて２段階にアクセス
する型のメモリに対するメモリマツピング装置であって
、仮想アドレスの一部を受けて対応するアドレスデータ
に変換するアドレス変換手段と、仮想アドレスの他の部
分及びアドレスデータを順次切替出力する制御手段とを
具え、仮想アドレスの他の部分及びアドレスデータを夫
夫メモリの行アドレス及び列アドレスとして用いること
を特徴とするものである。
ダイナミックＲＡＭアＶイ内の個々のメモリチップへの
必要な遇アドレスバス線の本数を限定するために、通常
メモリチップは２段階にアドレスされる。まず、各メモ
リチップに接続された聞Ｍアドレスバス上にアドレスの
下位ビットが出力され、同じく各メモリチップに接続さ
れた行アドレス選択（ＲＡＳ ）制御線がストローブさ
れて、各メモリチップの行アドレスラッチに実アドレス
の下位ビットがａ−ドされる。次に、アドレスの′上位
ピットがＲＡＭアドレスバス上に出力され、適当なメモ
リチップにつながる列アドレス選択（ＣＡＳ ）制御線
がス）ａ−プされて、そのメそりチップの列アドレスラ
ッチに冥アドレスの上位ビットがロードされる。１メモ
リチツプの両ラッチにアドレスがロードされたとき、そ
のメモリチップのアドレス指定されたメモリ位置からデ
ータを読出し、またはそのメモリ位置にデータを書込む
ことができる。
必要な遇アドレスバス線の本数を限定するために、通常
メモリチップは２段階にアドレスされる。まず、各メモ
リチップに接続された聞Ｍアドレスバス上にアドレスの
下位ビットが出力され、同じく各メモリチップに接続さ
れた行アドレス選択（ＲＡＳ ）制御線がストローブさ
れて、各メモリチップの行アドレスラッチに実アドレス
の下位ビットがａ−ドされる。次に、アドレスの′上位
ピットがＲＡＭアドレスバス上に出力され、適当なメモ
リチップにつながる列アドレス選択（ＣＡＳ ）制御線
がス）ａ−プされて、そのメそりチップの列アドレスラ
ッチに冥アドレスの上位ビットがロードされる。１メモ
リチツプの両ラッチにアドレスがロードされたとき、そ
のメモリチップのアドレス指定されたメモリ位置からデ
ータを読出し、またはそのメモリ位置にデータを書込む
ことができる。
本発明によれば、Ｏ８が主ＲＡＭアレイにデータを記憶
させるために用いる実アドレスの上位ビットは、プログ
ラムが同データをアクセスするために用いる仮想アドレ
スの上位ビットに対応するマツピングＲＡＭのアドレス
に記憶される。プログラムが発生した仮想アドレスの下
位ビットは、Ｏ８が主ＲＡＭをアクセスするために用い
る対応実アドレスの下位ビットと同じである、即ちマツ
ピッグされない。主メモリアレイをアクセスするために
、仮想アドレスの下位ビットはＲＡＳ制御線がストロー
ブされたとき主ＲＡＭアレイの行ラッチに直接ロードさ
れる。同時に、実アドレスの上位ビットはマツピングＲ
ＡＭから読出される。実アドレスのこれら上位ビットは
、関連するＣＡＳ制御線がストローブされたとき適当な
ＲＡＭチップの列ラッチにロードされる。
させるために用いる実アドレスの上位ビットは、プログ
ラムが同データをアクセスするために用いる仮想アドレ
スの上位ビットに対応するマツピングＲＡＭのアドレス
に記憶される。プログラムが発生した仮想アドレスの下
位ビットは、Ｏ８が主ＲＡＭをアクセスするために用い
る対応実アドレスの下位ビットと同じである、即ちマツ
ピッグされない。主メモリアレイをアクセスするために
、仮想アドレスの下位ビットはＲＡＳ制御線がストロー
ブされたとき主ＲＡＭアレイの行ラッチに直接ロードさ
れる。同時に、実アドレスの上位ビットはマツピングＲ
ＡＭから読出される。実アドレスのこれら上位ビットは
、関連するＣＡＳ制御線がストローブされたとき適当な
ＲＡＭチップの列ラッチにロードされる。
本発明によればまた、マツピングＲＡＭのアクセス時間
が短いので、ＣＡＳ信“号が発生したとき列ラッチにロ
ードすべき実アドレスの上位ビットを直ちに利用し得る
。したがって、本発明のメモリマツピング技法を用いれ
ば主メモリをプロセッサがアクセスするのに必要な時間
が増大することがない。
が短いので、ＣＡＳ信“号が発生したとき列ラッチにロ
ードすべき実アドレスの上位ビットを直ちに利用し得る
。したがって、本発明のメモリマツピング技法を用いれ
ば主メモリをプロセッサがアクセスするのに必要な時間
が増大することがない。
更に、本発明によれば、マツピングＲＡＭの各仮想アド
レスには付加ビットが記憶される。この付加ビットの状
態は、その仮想アドレスが有効な実アドレスの記憶位置
として有効か無効かを表わす。
レスには付加ビットが記憶される。この付加ビットの状
態は、その仮想アドレスが有効な実アドレスの記憶位置
として有効か無効かを表わす。
仮想アドレスが無効であれば、現在の仮想アドレスが無
効であるということを示す信号がプロセッサに送られ、
主メモリＣＡＳストローブが禁止される。
効であるということを示す信号がプロセッサに送られ、
主メモリＣＡＳストローブが禁止される。
第２図は、１６，３８４（１６ｋ）バイトのデータを記
憶できる典型的な１５０＋ｘＳダイナミツクメモリチツ
プ（至）の一部をブロック図の形で示している。このメ
モリチップは、１２８行１２８列のアレイ（６）に配置
さ；ｆ’した１６に個のメモリセルを有する。各メモリ
チップ、行アドレスランチα→及び列アドレスチッチα
Ｑの夫々７ピツトの行及び列アドレスの、唯一の組合わ
せによシ、読出または書込中、入出力（Ｉｌｏ）回路（
２）を介してアクセスされる。行及び列アドレスは、行
アドレスデコーダ（至）及び列アドレスデコーダ■によ
シブコードされ、アレイ（２）へ供給される。
憶できる典型的な１５０＋ｘＳダイナミツクメモリチツ
プ（至）の一部をブロック図の形で示している。このメ
モリチップは、１２８行１２８列のアレイ（６）に配置
さ；ｆ’した１６に個のメモリセルを有する。各メモリ
チップ、行アドレスランチα→及び列アドレスチッチα
Ｑの夫々７ピツトの行及び列アドレスの、唯一の組合わ
せによシ、読出または書込中、入出力（Ｉｌｏ）回路（
２）を介してアクセスされる。行及び列アドレスは、行
アドレスデコーダ（至）及び列アドレスデコーダ■によ
シブコードされ、アレイ（２）へ供給される。
メモリチップα０の行アドレスラッチα→及び列アドレ
スラッチ（１０には、それらのデータ入力端に並列に接
続された７ピツトのアドレスバス（ハ）を介して適当な
７ピツトのアドレスデータＡＯ〜Ａ６が２回に分けてロ
ードされる。まず、７ピツトの行アドレスがアドレスバ
ス（ハ）に載せられ、 ＲＡＳ （行アドレス選択）信
号が行ラッチα→に与えられると、行ラッチα◆がアド
レスバス（ハ）上の行アドレスを記憶する。次に、７ピ
ツトの列アドレスがアドレスバス（財）に載せられ、Ｃ
ＡＳ （列アドレス選択）信号が列アドレスラッチＣＬ
Ｑに与えられると、列アドレスランチαＱがその列アド
レスを記憶する。
スラッチ（１０には、それらのデータ入力端に並列に接
続された７ピツトのアドレスバス（ハ）を介して適当な
７ピツトのアドレスデータＡＯ〜Ａ６が２回に分けてロ
ードされる。まず、７ピツトの行アドレスがアドレスバ
ス（ハ）に載せられ、 ＲＡＳ （行アドレス選択）信
号が行ラッチα→に与えられると、行ラッチα◆がアド
レスバス（ハ）上の行アドレスを記憶する。次に、７ピ
ツトの列アドレスがアドレスバス（財）に載せられ、Ｃ
ＡＳ （列アドレス選択）信号が列アドレスラッチＣＬ
Ｑに与えられると、列アドレスランチαＱがその列アド
レスを記憶する。
第３図のブロック図は、第２図に示した４個のメモリチ
ップαＱの７ドレシングを制御するメモリ制御回路（ハ
）を示す。メモリアクセスサイクルは、制御プロセッサ
が下位アドレスバス（財）上に１６ ビットアドレス
のうちの７ピツト行アドレス（ビットレスパス（ハ）が
直接メモリアドレスバス（財）ニ接続される（４個の１
６にメモリチップαＱの７ビツトアドレス入力ＡＯ〜Ａ
６に並列に接続される）状態にちる。下位アドレスビッ
トがパス（ハ）に出力されると、制御プロセッサからの
アドレスストローブ（Ａｓ ）信号が低になる。Ａｓ信
号は反転増幅器０■に入力される。反転増幅器０■はＲ
ＡＳ信号を発生し、このＲＡＳ信号に従ってパス（ハ）
上にある７ピツト行アドレスが４個のメモリチップすべ
ての行ラッチにａ−ドされる。
ップαＱの７ドレシングを制御するメモリ制御回路（ハ
）を示す。メモリアクセスサイクルは、制御プロセッサ
が下位アドレスバス（財）上に１６ ビットアドレス
のうちの７ピツト行アドレス（ビットレスパス（ハ）が
直接メモリアドレスバス（財）ニ接続される（４個の１
６にメモリチップαＱの７ビツトアドレス入力ＡＯ〜Ａ
６に並列に接続される）状態にちる。下位アドレスビッ
トがパス（ハ）に出力されると、制御プロセッサからの
アドレスストローブ（Ａｓ ）信号が低になる。Ａｓ信
号は反転増幅器０■に入力される。反転増幅器０■はＲ
ＡＳ信号を発生し、このＲＡＳ信号に従ってパス（ハ）
上にある７ピツト行アドレスが４個のメモリチップすべ
ての行ラッチにａ−ドされる。
Ａｓ信号は時間遅延回路（ロ）にも入力される。時間遅
延回路■はＡｓ信号を受けて約２０ ｎｓ後に制御線（
至）に信号を発生する。制御線（２）はマルチプレクサ
軸の制御入力端に接続される。制御線（ト）に制御信号
が発生すると、マルチプレクサ軸はその状態を変える。
延回路■はＡｓ信号を受けて約２０ ｎｓ後に制御線（
至）に信号を発生する。制御線（２）はマルチプレクサ
軸の制御入力端に接続される。制御線（ト）に制御信号
が発生すると、マルチプレクサ軸はその状態を変える。
即ち、アドレスバス（ハ）を下位アドレスバス（至）か
ら切シ離すと共に、上位アドレスバス（ハ）のアドレス
ビット０７〜１３へ接続する。遅延回路（ロ）はまた、
Ａｓ信号を受けて約８０ ｎｓ後に、制御線（ト）上に
第２出力信号を発生する。制御線に）は４個のアンド（
ＡＮＤ ） ｆｆ−）（６）（各メモリチップαＱに対
して１個）の各々の１入力端に並列に接続される。
ら切シ離すと共に、上位アドレスバス（ハ）のアドレス
ビット０７〜１３へ接続する。遅延回路（ロ）はまた、
Ａｓ信号を受けて約８０ ｎｓ後に、制御線（ト）上に
第２出力信号を発生する。制御線に）は４個のアンド（
ＡＮＤ ） ｆｆ−）（６）（各メモリチップαＱに対
して１個）の各々の１入力端に並列に接続される。
他に２つの信号、ＶＡＬＩＤ （バリッド）信号及びＢ
ＡＮＫ （バンク）信号が各ハのダート（６）の他の２
入力端に夫々入力される。ＶＡＬＩＤ信号は各ＡＮＤダ
ートに）に共通であるが、ＢＡＮＫ信号は各Ｍのダート
（６）に異なるものがバンクデコーダ■から発生される
。
ＡＮＫ （バンク）信号が各ハのダート（６）の他の２
入力端に夫々入力される。ＶＡＬＩＤ信号は各ＡＮＤダ
ートに）に共通であるが、ＢＡＮＫ信号は各Ｍのダート
（６）に異なるものがバンクデコーダ■から発生される
。
任意のＭＪＤ−ｙ′″−トへの３人力信号がすべて高な
らば、そのＡＮＤ ）ｆａ−）はＣＡｓ信号を発生する
。ＣＡｓ信号は関連するメモリチップα１へ送られ、ア
ドレスパス（財）上の列アドレスがその列アドレスラッ
チ（ト）にロードされる。これによって、メモリチップ
αＱのアドレス指定された位置にあるメモリセルに対し
てプロセッサのアクセスが行なわれる。
らば、そのＡＮＤ ）ｆａ−）はＣＡｓ信号を発生する
。ＣＡｓ信号は関連するメモリチップα１へ送られ、ア
ドレスパス（財）上の列アドレスがその列アドレスラッ
チ（ト）にロードされる。これによって、メモリチップ
αＱのアドレス指定された位置にあるメモリセルに対し
てプロセッサのアクセスが行なわれる。
１６ビツトアドレスのうちの、上位ビットパス（至）上
の最上位のピッ） １４ 、１５はパンクデコーダ＠→
に入力される。パンクデコーダ■はビット１４．１５に
応じて４個のＡＮＤ ｆｆ −）のうちのどのＡＮＤ
ｙ −トが高ＢＡＮＫ信号を受けるべきかを決定する。
の最上位のピッ） １４ 、１５はパンクデコーダ＠→
に入力される。パンクデコーダ■はビット１４．１５に
応じて４個のＡＮＤ ｆｆ −）のうちのどのＡＮＤ
ｙ −トが高ＢＡＮＫ信号を受けるべきかを決定する。
これによって、メモリアレイａηの中のどのメモリチッ
プαＱがパス（ハ）、（ト）上の行及び列アドレスによ
シアドレス指定されるべきかが決まる。
プαＱがパス（ハ）、（ト）上の行及び列アドレスによ
シアドレス指定されるべきかが決まる。
後に詳述するが、外部回路で発生されたＶＡＬＩＤ信号
は、パス（至）上の上位アドレスデータが無効のときメ
モリ制御回路（ハ）がＣＡＳ信号を発生しないようにす
るために用いられる。
は、パス（至）上の上位アドレスデータが無効のときメ
モリ制御回路（ハ）がＣＡＳ信号を発生しないようにす
るために用いられる。
第２図に示した型のメモリチップαＱ及び第３図に示し
たメモリ制御回路−は、第１図にブロック図で示した本
発明によるメモリマツピング装置（至）に組込まれてい
る。マツピング装置Ｏ→によって、プロセッサー上で走
っているプログラムは、それ自身に便利な仮想アドレス
指定方式を用いることができると共に、Ｏ８はメモリア
レイαηの構成を制御するために実アドレス指定方式を
用いることができる。メモリアレイα埠は、第２図に示
した梨の１６にメモリチップαＱを４個有し、アドレス
指定はメモリ制御回路に）からのＲＡＳ信号及びＣＡＳ
信号を用いて２段階に行なわれる、即ち、順次アドレス
バス■上の行アドレス及び列アドレスがメモリアレイα
環内の行ラッチ及び列ラッチにａ−ドされる。
たメモリ制御回路−は、第１図にブロック図で示した本
発明によるメモリマツピング装置（至）に組込まれてい
る。マツピング装置Ｏ→によって、プロセッサー上で走
っているプログラムは、それ自身に便利な仮想アドレス
指定方式を用いることができると共に、Ｏ８はメモリア
レイαηの構成を制御するために実アドレス指定方式を
用いることができる。メモリアレイα埠は、第２図に示
した梨の１６にメモリチップαＱを４個有し、アドレス
指定はメモリ制御回路に）からのＲＡＳ信号及びＣＡＳ
信号を用いて２段階に行なわれる、即ち、順次アドレス
バス■上の行アドレス及び列アドレスがメモリアレイα
環内の行ラッチ及び列ラッチにａ−ドされる。
第１図のメモリ制御回路に）は、第３図に詳細に示され
たものと同様の回路である。
たものと同様の回路である。
プロセッサ輪上を走っているプログラムが仮想アドレス
を発生すると、その下位７ビツ） ００−０６は、プロ
セッサ輪から直接、メモリ制御回路（ハ）の下位ビット
アドレスバス（財）に送られる。ｆｆ１時に、仮想アド
レスの上位９ビツト０７〜１５は、上位仮想アドレスバ
ス（５４） を介してマツピングＲＡＭ及び制御回路（
５２）へ送られる。第４図にブロックで示したマツピン
グＲＡＭ及び制御回路（５２）は、笑アドレスの上位ビ
ットを、プロセッサ員が発生した対応する仮想アドレス
位置に記憶しておくものである。プロセッサーが、マツ
ピングＲＡＭデバイス（５６）ヘツナカる上位仮想アド
レスバス（５４） （第４図）上に仮想アドレスの上位
ピット０７〜１５を載せた後、制御線（５８）上にＲＥ
ＡＤ （！Ｊ−ド）信号を出力すると、ＲＡＭデバイス
（５６）はデータバス（６ｏ）上に対応する実アドレス
の上位ピットを出力する。
を発生すると、その下位７ビツ） ００−０６は、プロ
セッサ輪から直接、メモリ制御回路（ハ）の下位ビット
アドレスバス（財）に送られる。ｆｆ１時に、仮想アド
レスの上位９ビツト０７〜１５は、上位仮想アドレスバ
ス（５４） を介してマツピングＲＡＭ及び制御回路（
５２）へ送られる。第４図にブロックで示したマツピン
グＲＡＭ及び制御回路（５２）は、笑アドレスの上位ビ
ットを、プロセッサ員が発生した対応する仮想アドレス
位置に記憶しておくものである。プロセッサーが、マツ
ピングＲＡＭデバイス（５６）ヘツナカる上位仮想アド
レスバス（５４） （第４図）上に仮想アドレスの上位
ピット０７〜１５を載せた後、制御線（５８）上にＲＥ
ＡＤ （！Ｊ−ド）信号を出力すると、ＲＡＭデバイス
（５６）はデータバス（６ｏ）上に対応する実アドレス
の上位ピットを出力する。
この上位実アドレスビットがデータバス（６０）によシ
２−１マルチプレクサ（６２）の一方の入力に与えられ
ると同時に、上位アドレスバス（５４）上の対応する仮
想アドレスがマルチプレクサ（６２）の他方の入力に与
えられる。マルチプレクサ（６２）の出方は実アドレス
パス（至）上に出力される。実アドレスバス（ト）は第
１図のメモリ制御回路（ハ）へ上位実アドレスビットを
転送する。プロセッサー上を走っているプログラムが仮
想アドレス指定方式を用いているとき、マルチプレクサ
（６２）はアドレスバス（至）上のマツピングＲＡＭ
（５６）からの実アドレスビットを７Ｆ’ｌ／スバス（
ロ）上に出力して、主メモリアレイαηのアクセスに用
いる。しかし、プロセッサー上を走っているプログラム
が実アドレスを発生していれば、プロセッサ輪はモード
選択制御線（６４）上にＳＥＬ信号を発生し、マルチプ
レクサ（６２）の状態を変化させる。即ち、マルチプレ
クサ（６２）はメモリマツピンｒ処理ｔバイノ苧スして
アドレスバス（５４）上の上位アドレスビットを実アド
レスバス（至）上に出力する。
２−１マルチプレクサ（６２）の一方の入力に与えられ
ると同時に、上位アドレスバス（５４）上の対応する仮
想アドレスがマルチプレクサ（６２）の他方の入力に与
えられる。マルチプレクサ（６２）の出方は実アドレス
パス（至）上に出力される。実アドレスバス（ト）は第
１図のメモリ制御回路（ハ）へ上位実アドレスビットを
転送する。プロセッサー上を走っているプログラムが仮
想アドレス指定方式を用いているとき、マルチプレクサ
（６２）はアドレスバス（至）上のマツピングＲＡＭ
（５６）からの実アドレスビットを７Ｆ’ｌ／スバス（
ロ）上に出力して、主メモリアレイαηのアクセスに用
いる。しかし、プロセッサー上を走っているプログラム
が実アドレスを発生していれば、プロセッサ輪はモード
選択制御線（６４）上にＳＥＬ信号を発生し、マルチプ
レクサ（６２）の状態を変化させる。即ち、マルチプレ
クサ（６２）はメモリマツピンｒ処理ｔバイノ苧スして
アドレスバス（５４）上の上位アドレスビットを実アド
レスバス（至）上に出力する。
マツピングＲＡＭデバイス（５６）はその各メモリ位置
に付加的な１指示ビツトを記憶する。このビットが高で
あることは、マツピングＲＡＭ （５６）のその仮想ア
ドレスは有効な実アドレスを記憶していないことを示し
、従ってプログラムがその仮想アドレスにある実アドレ
スを読出そうとしていれば、その動作はエラーに起因し
ていることになる。１仮想アドレスにあるデータがプロ
セッサーによシアクセスされると、マツピングＲＡＭデ
バイス（５６）のデータ出力線（６６）上に指示ビット
をＥＲＲ信号として出力する。このデータ出力線（６６
）はプロセッサ輪に帰還される。指示ビットが高であれ
ば、プロセツサ輪はその読出サイクルを停止するか他の
適当な処理を行なう。データ出力線（６６）はインバー
タ（６８）にも接続される。インバータ（６８）は、第
１図及び第３図のメモリ制御回路（ロ）を制御する上述
のＶＡＬＩＤ信号を発生する。データ出力線（６６）上
の指示ピットが高ならば、ＶＡＬＩＤ信号は低になシ、
メモリ制御回路■は主メモリアクセスサイクルを完遂す
るだめのＣＡＳ信号を発生しない。
に付加的な１指示ビツトを記憶する。このビットが高で
あることは、マツピングＲＡＭ （５６）のその仮想ア
ドレスは有効な実アドレスを記憶していないことを示し
、従ってプログラムがその仮想アドレスにある実アドレ
スを読出そうとしていれば、その動作はエラーに起因し
ていることになる。１仮想アドレスにあるデータがプロ
セッサーによシアクセスされると、マツピングＲＡＭデ
バイス（５６）のデータ出力線（６６）上に指示ビット
をＥＲＲ信号として出力する。このデータ出力線（６６
）はプロセッサ輪に帰還される。指示ビットが高であれ
ば、プロセツサ輪はその読出サイクルを停止するか他の
適当な処理を行なう。データ出力線（６６）はインバー
タ（６８）にも接続される。インバータ（６８）は、第
１図及び第３図のメモリ制御回路（ロ）を制御する上述
のＶＡＬＩＤ信号を発生する。データ出力線（６６）上
の指示ピットが高ならば、ＶＡＬＩＤ信号は低になシ、
メモリ制御回路■は主メモリアクセスサイクルを完遂す
るだめのＣＡＳ信号を発生しない。
要するに、メモリマツピングモードにおける装置の動作
は次の如くである。第１図のプロセッサー上を走ってい
るプログラムによって発生された１６ビツトアドレスの
下位ケラト００−０６がパス（ハ）を介して直接、メモ
リ制御回路（イ）へ入力される。
は次の如くである。第１図のプロセッサー上を走ってい
るプログラムによって発生された１６ビツトアドレスの
下位ケラト００−０６がパス（ハ）を介して直接、メモ
リ制御回路（イ）へ入力される。
メモリ制御回路■はこの下位ピットを、主メモリアレイ
α乃につながるアドレスバス（財）に出カスる。
α乃につながるアドレスバス（財）に出カスる。
その後、プロセッサ輪はメモリ制御回路■にＡＳ信号を
送り、メモリ制御回路（ハ）からメモリアレイαηへＲ
ＡＳ信号を送出させる。メモリアレイ（ロ）内の各メモ
リチップへＱはＲＡＳ信号に応じてこの下位ピッ（をそ
の行アドレスラッチに取込む。その後、プロセッサ輪は
、マツピングＲＡＭ及び制御回路（５２）につながるア
ドレスバス（５４）上に仮想アドレスの上位アドレスピ
ット０７〜１５を出方する。マツピングＲＡＭ及び制御
回路（５２）は、対応する実アドレスの上位ピットを、
メモリ制御回路に）へつながる上位アドレスバスに）に
出力スル。
送り、メモリ制御回路（ハ）からメモリアレイαηへＲ
ＡＳ信号を送出させる。メモリアレイ（ロ）内の各メモ
リチップへＱはＲＡＳ信号に応じてこの下位ピッ（をそ
の行アドレスラッチに取込む。その後、プロセッサ輪は
、マツピングＲＡＭ及び制御回路（５２）につながるア
ドレスバス（５４）上に仮想アドレスの上位アドレスピ
ット０７〜１５を出方する。マツピングＲＡＭ及び制御
回路（５２）は、対応する実アドレスの上位ピットを、
メモリ制御回路に）へつながる上位アドレスバスに）に
出力スル。
プロセッサに）によるＡｓ信号発生の約２０ｎＳ後、メ
そす制御回路（ハ）はアドレスバス（財）を下位アドレ
スバス（ハ）から分離し、上位アドレスバス（至）に接
続する。マツピングＲＡＭ及び制御回路（５２）からの
ＶＡＬより信号が高であれば、ＡＳ信号を受けてから約
８０ ｎｓ後に、メモリ制御回路に）は適当なＣＡＳ信
号を発生して主メモリアレ“イα力内の１メモリチツｆ
α１の列アドレスラッチにパス（ハ）上の上位ピット０
７〜１３をロードする。どのメモリチップαＱがＣＡＳ
信号を受けるかは、パス（至）上の実アドレスの上位ビ
ット１４ 、１５の状態によって決まる。
そす制御回路（ハ）はアドレスバス（財）を下位アドレ
スバス（ハ）から分離し、上位アドレスバス（至）に接
続する。マツピングＲＡＭ及び制御回路（５２）からの
ＶＡＬより信号が高であれば、ＡＳ信号を受けてから約
８０ ｎｓ後に、メモリ制御回路に）は適当なＣＡＳ信
号を発生して主メモリアレ“イα力内の１メモリチツｆ
α１の列アドレスラッチにパス（ハ）上の上位ピット０
７〜１３をロードする。どのメモリチップαＱがＣＡＳ
信号を受けるかは、パス（至）上の実アドレスの上位ビ
ット１４ 、１５の状態によって決まる。
メモリマツピング処理が効率的に行なわれるには、ｉツ
ピングＲＡＭデバイス（５６）のアクセス時間は、メモ
リ制御回路（ハ）がメモリアレイ（ロ）の各行アドレス
ラッチに下位ピットを記憶させ、アドレスバスＮｕ−下
位アドレスパス（７）から上位アドレスバス０→へ切替
え、更にＣＡＳ信号を発生するに要する時間、即ち８０
ｎ８よシも短い、好適には５０ ａｓ以下であるべき
である。マツピングＲＡＭの連層が充分高速であれば、
本発明においてプログラムが仮想アドレス指定方式を用
いても、主メモリアレイのアクセス時間を、実アドレス
指定方式のプログラムに対して必要とされるアクセス時
間よシ増大させることがない。
ピングＲＡＭデバイス（５６）のアクセス時間は、メモ
リ制御回路（ハ）がメモリアレイ（ロ）の各行アドレス
ラッチに下位ピットを記憶させ、アドレスバスＮｕ−下
位アドレスパス（７）から上位アドレスバス０→へ切替
え、更にＣＡＳ信号を発生するに要する時間、即ち８０
ｎ８よシも短い、好適には５０ ａｓ以下であるべき
である。マツピングＲＡＭの連層が充分高速であれば、
本発明においてプログラムが仮想アドレス指定方式を用
いても、主メモリアレイのアクセス時間を、実アドレス
指定方式のプログラムに対して必要とされるアクセス時
間よシ増大させることがない。
プロセッサー上で走るプログラムが発生した仮想アドレ
スの下位ピットは主メモリアレイα力にデータを記憶さ
せるためにＯ８が用いる実アドレスの下位ピットと同一
であることが望ましい。大抵のＯ８において、メモリ割
当は、実アドレスの上位ピットでアドレス指定されるメ
モリの大きいブロックに対して都合よく行なわれ、アド
レスの下位ピットをマツピングすることはＯ８にとって
殆んど利点がない。なぜなら、Ｏ８は、メモリの各犬ブ
ロック゛内の任意メモリ構成に対して好都合に働くこと
ができるからである。
スの下位ピットは主メモリアレイα力にデータを記憶さ
せるためにＯ８が用いる実アドレスの下位ピットと同一
であることが望ましい。大抵のＯ８において、メモリ割
当は、実アドレスの上位ピットでアドレス指定されるメ
モリの大きいブロックに対して都合よく行なわれ、アド
レスの下位ピットをマツピングすることはＯ８にとって
殆んど利点がない。なぜなら、Ｏ８は、メモリの各犬ブ
ロック゛内の任意メモリ構成に対して好都合に働くこと
ができるからである。
以上、本発明の好適実施例についてのみ説明したが、本
発明の要旨を逸脱することなく種々の変形・変更が行な
われることは当業者には明らかであろう。例えば、本発
明は説明のために、１６にメモリチップ４個から成るア
レイを用いる１６ビツトアドレス構成としたが、メモリ
アレイが上述の如く２回に分けてアドレス指定される型
のものであれば、任意数のアドレスピット及びメモリア
レイの任意の大きさまたは構成を用いて仮想アト１／ス
指定を行なうことができる。
発明の要旨を逸脱することなく種々の変形・変更が行な
われることは当業者には明らかであろう。例えば、本発
明は説明のために、１６にメモリチップ４個から成るア
レイを用いる１６ビツトアドレス構成としたが、メモリ
アレイが上述の如く２回に分けてアドレス指定される型
のものであれば、任意数のアドレスピット及びメモリア
レイの任意の大きさまたは構成を用いて仮想アト１／ス
指定を行なうことができる。
本発明によれば、メモリやアクセスを開始してからＣＡ
Ｓ信号が発生するまでの期間を利用してメモリマツピン
グを行なうようにしたので、メモリマツピングによるア
クセス時間の増加を招くことがないという実用上極めて
有益な効果が得られる。
Ｓ信号が発生するまでの期間を利用してメモリマツピン
グを行なうようにしたので、メモリマツピングによるア
クセス時間の増加を招くことがないという実用上極めて
有益な効果が得られる。
第１図は、本発明の一実施例を示すブロック図、第２図
は第１図のメモリチップαＱを示すブロック図、第３図
は第１図のメモリ制御回路に）を示すブロック図、第４
図は第１図のマツピングＲＡＭ 及び制御回路（５２）
ｔ−示すブロック図である。 図中、（ハ）はメモリ制御回路（制御手段）、（５２）
はマツピングＲＡＭ及び制御回路（アドレス変換手段）
である。
は第１図のメモリチップαＱを示すブロック図、第３図
は第１図のメモリ制御回路に）を示すブロック図、第４
図は第１図のマツピングＲＡＭ 及び制御回路（５２）
ｔ−示すブロック図である。 図中、（ハ）はメモリ制御回路（制御手段）、（５２）
はマツピングＲＡＭ及び制御回路（アドレス変換手段）
である。
Claims (1)
- 【特許請求の範囲】 １、アドレスを行アドレス及び列アドレスに分けて２段
階にアクセスする型のメモリに対してメモリマッピング
を行なうに際し、行アドレス選択制御信号を発生した後
、列アドレス選択制御信号を発生するまでの時間に仮想
アドレスの一部を対応する実アドレスの一部に変換する
ことを特徴とするメモリマッピング方法。 ２、アドレスを行アドレス及び列アドレスに分けて２段
階にアクセスする型のメモリに対するメモリマッピング
装置であつて、仮想アドレスの一部を受けて対応するア
ドレスデータに変換するアドレス変換手段と、上記仮想
アドレスの他の部分及び上記アドレスデータを順次切替
出力する制御手段とを具え、上記仮想アドレスの他の部
分及び上記アドレスデータを夫々上記メモリの行アドレ
ス及び列アドレスとして用いることを特徴とするメモリ
マッピング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67344184A | 1984-11-20 | 1984-11-20 | |
| US673441 | 1984-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127051A true JPS61127051A (ja) | 1986-06-14 |
Family
ID=24702665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254614A Pending JPS61127051A (ja) | 1984-11-20 | 1985-11-13 | メモリマツピング方法び装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0182501A3 (ja) |
| JP (1) | JPS61127051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110127B1 (ko) * | 2009-11-09 | 2012-01-31 | 김현만 | 우산꽂이대 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| EP0680236A1 (en) | 1994-04-29 | 1995-11-02 | International Business Machines Corporation | Apparatus for swapping input values into corresponding output values |
| US20070277025A1 (en) * | 2006-05-25 | 2007-11-29 | International Business Machines Corporation | Method and system for preventing livelock due to competing updates of prediction information |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134384A (en) * | 1980-03-26 | 1981-10-21 | Hitachi Ltd | Memory access system |
| US4410941A (en) * | 1980-12-29 | 1983-10-18 | Wang Laboratories, Inc. | Computer having an indexed local ram to store previously translated virtual addresses |
| US4513371A (en) * | 1982-07-29 | 1985-04-23 | Ncr Corporation | Computer interface apparatus using split-cycle lookahead addressing for faster access to paged memory |
-
1985
- 1985-10-17 EP EP85307503A patent/EP0182501A3/en not_active Withdrawn
- 1985-11-13 JP JP60254614A patent/JPS61127051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110127B1 (ko) * | 2009-11-09 | 2012-01-31 | 김현만 | 우산꽂이대 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182501A3 (en) | 1988-01-20 |
| EP0182501A2 (en) | 1986-05-28 |
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