JPH04268936A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ等
を応用したシステムに使用されるメモリ装置に関する。

【０００２】

【従来の技術】図４に従来のメモリ装置のブロック図を
示す。５００はメモリへの書き込み，読み出しが可能な
マイクロプロセッサ等の中央制御部（以下制御部と略す
）、５０１，５０３，５０５は制御部５００から８ビッ
トでメインデータの読み書きをされるメインメモリ、５
０２，５０４，５０６はメインメモリ５０１，５０３，
５０５の各８ビットのメインデータに対して１ビットの
パリティデータを格納するためのパリティメモリ、５１
０は制御部５００からメインメモリ５０１，５０３，５
０５およびパリティメモリ５０２，５０４，５０６への
書き込み先または読み出し先の番地を指定するため出力
されるアドレスバス、５１１は制御部５００とメインメ
モリ５０１，５０３，５０５との間でデータの読み書き
動作を可能にする８ビットのメインデータバス、５１２
Ａ，５１２Ｂは制御部５００から出力される読み出し信
号出力、および書き込み信号出力、５１３，５１４，５
１５はメインメモリ５０１とパリティメモリ５０２、メ
インメモリ５０３とパリティメモリ５０４、メインメモ
リ５０５とパリティメモリ５０６のそれぞれのペアのチ
ップを選択するためのチップセレクタ信号出力、５１６
は制御部５００とパリティメモリ５０２，５０４，５０
６との間でパリティデータの読み書き動作を可能にする
１ビットのパリティデータバスである。

【０００３】以上のような構成要素でなるパリティメモ
リ付きメモリ回路について以下にその各構成要素の関係
と動作を説明する。一例として、制御部５００からメイ
ンメモリ５０１、およびパリティメモリ５０２への読み
書き動作について説明する。まず制御部５００からメイ
ンメモリ５０１、およびパリティメモリ５０２への書き
込み動作について説明する。制御部５００からメインメ
モリ５０１、およびパリティメモリ５０２のメモリ領域
を示すある１つのアドレスが出力されることにより、ア
ドレスバス５１０にアドレス信号がアサートされ、チッ
プセレクト信号出力５１３にチップセレクト信号がアサ
ートされる。その後制御部５００から８ビットの書き込
みメインデータ、および１ビットのパリティデータがそ
れぞれメインデータバス５１１，パリティデータバス５
１６を介してメインメモリ５０１，パリティメモリ５０
２へ入力され、制御部５００より書き込み信号出力５１
２Ｂを介し、書き込み信号が出力されることで、８ビッ
トのメインデータがメインメモリ５０１へ、１ビットの
パリティデータがパリティメモリ５０２へ書き込まれる
。次にメインメモリ５０１，パリティメモリ５０２から
制御部５００への読み出し動作について説明する。書き
込み動作と同様に、制御部５００よりアドレスバス５１
０にアドレス信号が、チップセレクト信号出力５１３に
チップセレクト信号が、読み出し信号出力５１２Ａに読
み出し信号が出力される。その後メインメモリ５０１か
ら８ビットのメインデータが、パリティメモリ５０２か
ら１ビットのパリティデータがそれぞれ出力され、それ
ぞれメインデータバス５０１，パリティデータバス５１
６を介して制御部５００に取り込まれる。

【０００４】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、メインデータを格納する記憶容量と同一
のパリティメモリの記憶容量を確保する必要があり、パ
リティメモリ内にパリティが格納されない空き領域が生
じるため、コストアップおよび実装面積の拡大という問
題点を有していた。

【０００５】本発明は、上記従来の問題点を解決するも
のでパリティメモリの記憶容量を無駄なく有効活用する
ことのできる、メモリ装置を提供することを目的とする
。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するために、メインメモリ８個に対して、１個の割合で
パリティメモリを構成し、各メインメモリチップの８ビ
ットワードデータに８ビット構成のパリティメモリのデ
ータバスの各１ビットをそれぞれ対応付ける。

【０００７】

【作用】本発明は上記構成により従来各メインメモリチ
ップに対して１個のパリティ専用メモリチップが必要で
あったものが、データが８ビットワードである場合、１
個のパリティメモリに８個分のメインメモリのパリティ
ビットを記憶することが可能となる。

【０００８】

【実施例】以下、図１〜図３を参照しながら本発明の実
施例を説明する。図１は本発明の一実施例のメモリ装置
のブロック図、図２は同実施例のパリティメモリ制御回
路の内部機能のブロック図、図３は同実施例のパリティ
メモリ制御回路における書き込みサイクル時のタイムチ
ャートである。

【０００９】図１において、１００はメモリへの読み出
し，書き込みを可能にするマイクロプロセッサ等の制御
部、１０１〜１０８は制御部１００より、８ビットデー
タでメインデータの読み書きをされるメインメモリ（０
）〜（７）、１０９はメインメモリ１０１〜１０８に格
納される各８ビットのメインデータ対して１ビットのパ
リティが格納されているパリティメモリ、１１０はパリ
ティメモリ制御回路、１１１は制御部１００からメイン
メモリ１０１〜１０８およびパリティメモリ１０９への
読み出し番地、および書き込み番地を指定するために出
力されるアドレスバス、１１２は制御部１００とメイン
メモリ１０１〜１０８間でデータの読み書きを行うため
のメインデータバス、１１３Ａ，１１３Ｂはメインメモ
リ１０１〜１０８に対しての読み出し信号、および書き
込み信号、１１４〜１２１はメインメモリ１０１〜１０
８の各チップの選択を行うチップセレクト（０）〜（７
）、１２２は、パリティメモリ１０９のチップ選択を行
うチップセレクト（８）であり、本信号はチップセレク
ト１１４〜１２１のいずれか１つが選択されたときにア
サートされる。１２３は制御部１００からメモリへの読
み出し，書き込みサイクルの始まりを示すバスサイクル
スタート、１２４は制御部１００とパリティメモリ１０
９との間で入出力されるパリティデータバス、１２５は
制御部１００のメインクロックである制御部マスタクロ
ック、１２６はパリティメモリ１０９とパリティメモリ
制御回路１１０間で８ビットで入出力されるローカルパ
リティデータバス、１２７はパリティメモリ１０９への
パリティ読み出し信号、１２８はパリティメモリ１０９
へのパリティ書き込み信号である。ここでメインメモリ
１０１〜１０８およびパリティメモリ１０９は同一記憶
容量であり、パリティメモリ制御回路１１０を付加する
ことで、メインメモリ８個に対してパリティメモリ１個
のみで、従来までの機能を実現している。

【００１０】以下に図２，図３，（表１），（表２）に
従いパリティメモリ制御回路１１０を詳細に説明する。 まず図２において、２００は制御部１００がパリティメ
モリ１０９から８ビットデータの読み出し時、その中の
１ビットを選択するためのセレクタ部、２０１は制御部
１００がパリティメモリ１０９への書き込みサイクル時
、書き込むべきアドレス空間からいったん読み出した８
ビットのデータと本来制御部１００からパリティメモリ
１０９へ書き込まれるべきパリティデータとを一時記憶
するラッチ部、２０２はパリティメモリ１０９の前記パ
リティ読み出し信号１２７，パリティ書き込み信号１２
８を生成し、かつラッチ部２０１のラッチタイミングを
生成しているタイミング生成部、２０３はラッチ部２０
１でのラッチ結果と、現在、書き込まれるべきパリティ
データとを組み合わせてパリティメモリ１０９へ書き込
む８ビットデータの生成を行うデータ生成部、２０７，
２０８はラッチ部２０１の出力とデータ生成部２０３の
入力を結ぶ、それぞれパラレルラッチデータバスとパリ
ティラッチデータバス、２１０はラッチ部２０１におい
て制御部１００による、パリティメモリ１０９への書き
込みサイクル時にパリティ読み出し信号１２７により読
み出された８ビットのデータおよび制御部１００からパ
リティメモリ１０９へ書き込まれるべき１ビットのパリ
ティデータを一時記憶するための、ラッチタイミングで
ある。

【００１１】また制御部１００のパリティメモリ１０９
への読み出しサイクル時、読み出される８ビットのデー
タをＡとする。またラッチ部２０１のラッチ結果として
パラレルラッチデータバス２０７に出力される８ビット
のパラレルラッチデータをＢとし、パリティラッチデー
タバス２０８へ出力される１ビットのパリティラッチデ
ータをＰとする。またデータ生成部２０３から出力され
るデータをＣとする。

【００１２】図３において、３００は制御部マスタクロ
ック１２５の波形、３０１はバスサイクルスタート１２
３の波形、３０２はチップセレクト１２２の波形、３０
３は書き込み信号１１３Ｂの波形、３０４はパリティ読
み出し信号１２７の波形、３０５はパリティ書き込み信
号１２８の波形、３０６はラッチタイミング２１０の波
形、３０７はバスサイクルスタート波形３０１，チップ
セレクト波形３０２、および書き込み信号波形３０３，
パリティ読み出し信号波形３０４より生成されるパリテ
ィ書き込み信号波形３０５のスタート位置を決定する書
き込みトリガ信号波形である。

【００１３】以下に前記パリティ制御回路１１０を使っ
たパリティメモリの読み出しおよび書き込みを説明する
。読み出し時において、制御部１００から出力されるチ
ップセレクト１２２によりパリティメモリ１０９のチッ
プが選択され、パリティメモリ１０９より８ビットのデ
ータＡが出力される。ここでこの読み出された８ビット
データＡを１ビットごとに細分化し、図２に示すように
ａ０〜ａ７とし、ａ０をメインメモリ１０１用パリティ
データ、ａ１をメインメモリ１０２用パリティデータと
し、ａ２〜ａ７をそれぞれメインメモリ１０３〜１０８
用のパリティデータと定義する。次にセレクタ部２００
にデータＡを入力し、かつ制御部１００から出力される
チップセレクト１１４〜１２１をパリティデータ選択信
号として入力して、データＡから１ビットを選択して制
御部１００へ出力する。この入出力論理一覧を（表１）
に示す。

【００１４】

【表１】

【００１５】（表１）によると、たとえばデータＡすな
わちパリティデータａ０〜ａ７をセレクタ部２００へ入
力し、制御部１００から出力されるチップセレクト１１
４〜１２１の中でチップセレクト１１４が選択されたと
き、すなわちメインメモリ１０１用パリティビットを読
み出す時、セレクタ部２００の出力には、ａ０データが
出力される構成になっている。以上のような構成により
、パリティデータの読み出しが可能となる。

【００１６】次にパリティメモリ制御回路１１０を使用
したパリティメモリへの書き込みについて説明する。ま
ずタイミング生成部２０２では、制御部１００によるパ
リティメモリ１０９へのパリティデータ書き込みサイク
ル時、パリティメモリ１０９より現在処理をしているア
ドレス空間へ、いったん読み出し動作後、書き込み動作
が可能となる構成を実現するため、パリティ読み出し信
号１２７、パリティ書き込み信号１２８を生成し、かつ
パリティ読み出し信号１２７より読み出された８ビット
のパラレルデータと制御部１００より本来パリティメモ
リ１０９へ書き込まれるべき１ビットのパリティデータ
を一時記憶するために必要なラッチタイミング２１０の
生成を行っている。これら信号の関係とタイミング生成
部２０２の動作を図３のタイミングチャートをもとに説
明すると、バスサイクルスタート波形３０１がローレベ
ル（イネーブル状態）、チップセレクト波形３０２がロ
ーレベル（イネーブル状態）、かつ書き込み信号波形３
０３がローレベル（イネーブル状態）になったことを制
御部マスタクロック波形３００の（１）の立ち下りエッ
ジより検出し、その結果パリティ読み出し信号波形３０
４が、ハイレベルからローレベル（イネーブル状態）に
変化する。この状態を状態１と定義する。次に状態１で
ローレベルになったパリティ読み出し信号波形３０４を
制御部マスタクロック３００の（２）の立ち上りエッジ
で検出し、その結果ラッチタイミング波形３０６がハイ
レベルからローレベル（イネーブル状態）へ変化する。 この状態を状態２と定義する。次に制御部マスタクロッ
ク波形３００の（３）の立ち上りエッジにより、ラッチ
タイミング波形３０６をローレベルからハイレベル（デ
ィセーブル状態）へ立ち上げる。この状態を状態３と定
義する。次に制御部マスタクロック波形３００の（３）
の立ち下りエッジにより、パリティ読み出し信号波形３
０４をローレベルからハイレベル（ディセーブル状態）
へ立ち上げる。この状態を状態４と定義する。次にバス
サイクルスタート波形３０１，チップセレクト波形３０
２および書き込み信号波形３０３がすべてローレベル（
イネーブル状態）であることを、パリティ読み出し信号
波形３０４のローレベルからハイレベルへの立ち上りエ
ッジで検出し、その結果書き込みトリガ信号波形３０７
は、ハイレベルから、ローレベル（イネーブル状態）へ
変化する。この状態を状態５と定義する。次に書き込み
トリガ信号波形３０７のローレベルを制御部マスタクロ
ック波形３００の（４）の立ち下りエッジにより検出し
、その結果パリティ書き込み信号波形３０５は、ハイレ
ベルからローレベル（イネーブル状態）へ変化する。 この状態を状態６と定義する。次に制御部マスタクロッ
ク３００の（６）の立ち下りエッジにより、パリティ書
き込み信号波形３０５をローレベルから、ハイレベル（
ディセーブル状態）へ立ち上げる。この状態を状態７と
定義する。以上のようにしてタイミング生成部２０２で
は、パリティ読み出し信号１２７，パリティ書き込み信
号１２８、およびラッチタイミング２１０の生成を行っ
ている。ラッチ部２０１では、制御部１００のパリティ
メモリ１０９への書き込みサイクル時、パリティ読み出
し信号１２７より読み出された８ビットのデータと、本
来制御部１００によりパリティメモリ１０９へ書き込ま
れるべき１ビットのパリティデータをラッチタイミング
２１０を使用して一時的に記憶する。データ生成部２０
３では、ラッチ部２０１の出力結果であるデータＢとデ
ータＰを入力し、かつチップセレクト１１４〜１２１を
制御信号として入力し、データＢのうちチップ選択され
ている１ビットを、データＰの内容ｐと置き換えている
。（表２）にデータ生成部２０３における入出力論理一
覧を示す。

【００１７】

【表２】

【００１８】ここで８ビットのデータＢを細分化して、
各ビットデータをｂ０〜ｂ７と定義し、かつデータ生成
部２０３の８ビット出力データをＣと定義する。またこ
のデータＣの８ビットデータを細分化して、ｃ０〜ｃ７
と定義する。ｂ０入力に対する出力をｃ０とし、以下同
様に前記ｂ１〜ｂ７入力に対する出力をそれぞれｃ１〜
ｃ７とする。ｂ０はメインメモリ１０１用のパリティビ
ットであり、ｂ１はメインメモリ１０２用のパリティデ
ータであり、ｂ２〜ｂ７はそれぞれメインメモリ１０３
〜１０８用のパリティデータである。本条件のもと、図
５において、一例を説明するとデータ生成部２０３に８
ビットのデータＢとデータＰが入力され、かつ制御部１
００からの制御入力、チップセレクト１１４〜１２１が
入力され、このうちチップセレクト１１４が選択された
場合、データ生成部の出力データＣは、８ビットのデー
タＢのうち、ｂ０がデータｐと置き換わり、その他７ビ
ットのデータは、従来通りのデータが保持される。すな
わちこの場合、データ生成部２０３の出力は、ｃ０＝ｐ
，ｃ１＝ｂ１，ｃ２＝ｂ２，……ｃ６＝ｂ６，ｃ７＝ｂ
７となる。こうしてデータＣをパリティ書き込み信号１
２８によりパリティメモリ１０９へ書き込む。

【００１９】このように本発明の実施例によれば、メイ
ンデータ用メモリ８個に対しパリティメモリ１個でパリ
ティデータの格納ができるように配してあるので、メモ
リの記憶容量を無駄なく使用できる。

【００２０】

【発明の効果】以上の実施例から明らかなように本発明
によれば、同一容量のメインデータ用メモリチップ８個
に対して１個のパリティ用メモリチップでパリティデー
タの格納が可能となり、メモリチップを無駄なく有効活
用することができるため、大幅なコストダウンが可能に
なると同時にチップ実装面積を大幅に縮小することが可
能なメモリ装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるメモリ装置のブロッ
ク図

【図２】本発明の一実施例におけるパリティメモリ制御
回路の内部機能のブロック図

【図３】本発明の一実施例のパリティメモリ制御回路に
おける書き込みサイクル時のタイムチャート

【図４】従
来のメモリ装置のブロック図

【符号の説明】

１００　　制御部 １０１　　メインメモリ（０） １０２　　メインメモリ（１） １０３　　メインメモリ（２） １０４　　メインメモリ（３） １０５　　メインメモリ（４） １０６　　メインメモリ（５） １０７　　メインメモリ（６） １０８　　メインメモリ（７） １０９　　パリティメモリ １１０　　パリティメモリ制御回路 １１１　　アドレスバス １１２　　メインデータバス １１３Ａ　　読み出し信号 １１３Ｂ　　書き込み信号 １２６　　ローカルパリティデータバス１２７　　パリ
ティ読み出し信号 １２８　　パリティ書き込み信号 ２００　　セレクタ部 ２０１　　ラッチ部 ２０２　　タイミング生成部 ２０３　　データ生成部

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数個のメインメモリ手段と、１個のパリ
   ティメモリ手段と、前記各メインメモリ手段のワードデ
   ータに前記パリティメモリ手段のデータバスの各１ビッ
   トをそれぞれ対応付ける手段とを備えたメモリ装置。
2. 【請求項２】メモリへの書き込み，読み出しが可能な制
   御部による制御のもと、パリティメモリを具備する装置
   において、前記パリティメモリ読み出しサイクル時、複
   数の読み出しデータから１ビットを選択しパリティビッ
   トとして前記制御部に出力することを可能にするセレク
   タ手段と、前記制御部による前記パリティメモリの任意
   アドレスへ書き込みサイクル時、前記任意アドレスへい
   ったん読み出し動作を行った後、書き込み動作を行うこ
   とを可能にするための読み出しタイミング信号および書
   き込みタイミング信号を生成しかつ前記読み出しタイミ
   ング信号により読み出されたパラレルの第１のデータと
   前記書き込みサイクル時、パリティデータとして前記制
   御部より書き込まれる１ビットの第２のデータをラッチ
   するタイミング信号を生成するタイミング生成手段と、
   前記第１のデータと前記第２のデータの一時記憶を行う
   ラッチ手段と、前記ラッチ手段により一時記憶された前
   記第１のデータの出力結果であるパラレルの第３のデー
   タと前記第２のデータの出力結果である第４のデータを
   組み合わせて、前記第３のデータ中、１ビットを第４の
   データと置き換えて前記パリティメモリへ書き込むため
   の第５のデータを生成する手段と、前記書き込みタイミ
   ング信号により、前記第５のデータを前記パリティメモ
   リへ書き込む手段を備えたメモリ装置。