JPH0447590A - メモリ内蔵型集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリを内蔵した集積回路装置に関する。

［従来の技術］ 最近の集積回路装置には、従来外付けで用いられていた
メモリを集積回路装置内に設けるようにしたものがある
。この種の集積回路装置として、例えば、音声データ格
納用のメモリが内蔵されている音声合成用集積回路装置
がある。

このような音声合成用集積回路装置においては、できる
だけ多くの言葉（音声）を発生させるために、記憶容量
の大きなメモリが必要である。記憶容量の大きなメモリ
を製造するにはメモリセルの数を多くしなければならな
い。メモリセルの数が多くなるとメモリ領域の面積が大
きくなりコストが高くなってしまう。そのため、メモリ
セルを小さくして密度を高くすることが行われている。

ところがメモリセルを小さくすると、アクセス速度が遅
くなってしまう。ただし通常の使用状態においては、音
声合成用集積回路装置のデータメモリに対するアクセス
タイムは、システムのサイクルタイムと比較して遅くて
もよいためさほど問題は生じない。

第５図は従来のこの種の集積回路装置に用いられている
データメモリのブロック図である。

同図に示すように、図示しない制御回路からのアドレス
を指定するためのロウアドレス信号がロウデコーダ１０
の入力側に印加されている。ロウデコーダエ０の出力が
メモリセルマトリクス１１の入力側に供給されている。

このメモリセルマトリクス１１のデータ出力がカラムデ
コーダ１２に入力されている。このカラムデコーダ１２
にはアドレスを指定するためのカラムアドレス信号が印
加されている。

このカラムアドレス信号に応じたメモリセルマトリクス
のデータが出力される。

［発明が解決しようとする課題］ しかしながら従来のメモリ内蔵型集積回路装置によると
、高信頼性を保証するために行われる生産及び出荷時の
テストの際に次の如き問題が生じる。即ち、生産及び出
荷時のテストは、集積回路装置をテストモードにした状
態で直接外部端子からアクセスして行うが、メモリが大
容量で低速であるためテストに時間がかかり、その分コ
ストが高くなってしまう。テスト時間を短縮化するため
にシステムクロックを速める方法も存在するが、低速の
メモリを内蔵するこの種の集積回路装置には適用が難し
い。

従って本発明の目的は、低速で大容量のメモリを内蔵し
てもテスト時間を短縮することができるメモリ内蔵型集
積回路装置を提供することにある。

［課題を解決するための手段］ 上述の目的は本発明によれば、アドレス信号が印加され
る第１のラッチと、入力側が第１のラッチに接続されて
おり第１のラッチのアドレス信号に応じてロウ又はカラ
ムアドレスをデコードする第１のデコーダと、入力側が
第１のデコーダに接続されておりデコーダ出力を一時的
に保持する第２のラッチと、アドレス端子が第２のラッ
チに接続されておりデータが格納されているメモリと、
入力側がメモリの出力端子に接続されておりデコーダ出
力に対応して読み出されたデータを一時的に保持する第
３のラッチと、入力側が第３のラッチに接続されており
アドレス信号に応じてカラム又はロウアドレスをデコー
ドして選択する第２のデコーダと、入力側が第２のデコ
ーダに接続されており第２のデコーダによって選択され
たデータを一時的に保持する第４のラッチと、各ラッチ
と接続されておりクロックパルスを各ラッチへ供給する
と共にクロックパルス毎にアドレス信号を順次第１のラ
ッチへ供給する制御回路とを備えていることにより達成
される。

［作用コ 制御回路は、各ラッチにクロックパルスを供給すると共
にクロックパルス毎にアドレス信号を順次第１のラッチ
へ供給する。第１のラッチはこのアドレス信号を一時的
に保持して順次第１のデコーダへ供給する。第１のデコ
ーダはこのアドレス信号に応じてロウ又はカラムアドレ
スをデコードする。第２のラッチはデコーダ出力を一時
的に保持してメモリへ供給する。メモリはこのデコーダ
出力に対応して読み出されたデータを第３のラッチへ順
次供給する。第３のラッチはこの読み出されたデータを
一時的に保持して第２のデコーダへ順次供給する。第２
のデコーダは、アドレス信号に応じてカラム又はロウア
ドレスをデコードしてデータを選択し第４のラッチへ供
給する。第４のラッチは選択されたアドレスに対応する
データを一時的に保持して順次出力する。これによりメ
モリ内の全てのデータがクロックパルス毎に順次読み出
される。

［実施例］ 以下、本発明を図に示す実施例に基づいて詳細に説明す
る。

第２図は本発明の一実施例としてメモリ内蔵型集積回路
装置の全体を示すブロック図である。

同図に示すように、メモリ内蔵型集積回路装置は、デー
タメモリ２１とその制御回路２２とを含んでいる。この
メモリ内蔵型集積回路装置は外部からの信号により制御
回路２２を介してデータメモリ２１がアクセスされ、読
み出されたデータが再びこの制御回路２２を介して出力
される。この場合、データメモリ２１のアクセス速度は
、システムクロックの数倍遅い低速度である。

第１図は、第２図に示したメモリ内蔵型集積回路装置の
データメモリ２１を示すブロック図である。

同図において、２３はロウアドレスを指定するためのロ
ウアドレス信号が供給されるアドレスラッチであり、こ
のアドレスラッチ２３は本発明の第１のラッチに対応し
ている。

アドレスラッチ２３の出力側には、このアドレスラッチ
２３からのアドレス信号に応じてロウアドレスをデコー
ドするロウデコーダ２４の入力側が接続されている。こ
のロウデコーダ２４は本発明の第１のデコーダに対応し
ており、その出力側にはデコーダ出力を一時的に保持す
るロウラッチ２５の入力側が接続されている。このロウ
ラッチ２５は本発明の第２のラッチに対応している。ロ
ウラッチ２５の出力側には、メモリセルマトリクス２６
のアドレス端子が接続されている。このメモリセルマト
リクス２６には、データが格納されている。

メモリセルマトリクス２６の出力側には、デコーダ出力
に対応して読み出されたデータを一時的に保持するセル
ラッチ２７の入力側が接続されている。

このセルラッチ２７は、本発明の第３のラッチに対応し
ている。セルラッチ２７の出力側には、カラムアドレス
信号に応じて列アドレスを選択するカラムデコーダ２８
の入力側が接続されている。このカラムデコーダ２８は
本発明の第２のデコーダに対応しており、その出力側に
はカラムデコーダ２８によって選択されたデータを一時
的に保持するカラムラッチ２９の入力側が接続されてい
る。このカラムラッチ２９は本発明の第４のラッチに対
応している。

カラムラッチ２９の出力側から読み出された１−夕が出
力される。尚、カラムアドレス信号は、例えばラッチ、
遅延線等の回路によりロウアドレス信号より３クロツク
だけ遅延してカラムデコーダ２８に印加される。

次に本実施例によるメモリ内蔵型集積回路装置の動作を
説明する。

第３図は、通常の使用状態におけるメモリアクセスのタ
イミングチャートを示し、第４図はテスト時等のように
、高速のアクセスを行うときのメモリアクセスのタイミ
ングチャートを示している。

まず、第３図を参照して通常の使用状態における動作に
ついて説明する。

第１図における各ラッチ２３．２５．２７．２９へ制御
回路から例えば第３図（Ａ）に示す如きクロックパルス
３１〜３４が順次供給される。今、同図（Ｂ）に示すよ
うに、Ｎ番目のアドレスに対応するロウアドレス信号が
アドレスラッチ２３の入力側に供給されているとする。

クロックパルス３１に応答して、アドレスラッチ２３へ
このロウアドレス信号が取り込まれ出力される（同図（
Ｃ））。これによりロウデコーダ２４は、このロウアド
レス信号をデコーダする。

次のクロックパルス３２に応答してロウラッチ２５がデ
コード出力を取り込み、メモリセルマトリクス２６へ供
給する（同図（Ｄ）参照）。これにより、Ｎ番目のロウ
アドレスに対応するデータ群がメモリセルマトリクス２
６から読み出され、次のクロックパルス３３でセルラッ
チ２７に取り込まれる（同図（Ｅ）参照）。カラムデコ
ーダ２８にはＮ番目のアドレスに対応するカラムアドレ
スが印加されており、セルラッチ２７からのデータ群か
らこのカラムアドレスに対応するデータが選択される。

次のクロックパルス３４によりこのデータがカラムラッ
チ２９に取り込まれ出力される（同図（Ｆ）参照）。

従ってアドレス信号が確定してからメモリ出力（カラム
ラッチ出力）が得られるまで、４クロツク分の時間が必
要となる。尚、ラッチが存在するため従来のようにメモ
リ出力が得られるまでアドレス信号を安定してお（必要
がない。

次にテスト時等のように、高速のアクセスを行うときの
動作について第４図を参照して説明する。

第１図における各ラッチ２３．２５．２７．２９へ制御
回路から例えば第４図（Ａ）に示す如きクロックパルス
４１〜４５が供給されている。

同図（Ｂ）に示すように、制御回路からクロックパルス
４１〜４５毎にＮ、Ｎ＋１、Ｎ＋２、・・・番目のアド
レスに対応する複数のロウアドレス信号が順次アドレス
ラッチ２３の入力側へ供給されているとする。

クロックパルス４１に応答して、アドレスラッチ２３に
Ｎ番目のアドレスに対応するロウアドレス信号が取り込
まれて出力される。次のクロックパルス４２に応答して
、アドレスラッチ２３にＮ＋１番目のアドレスに対応す
るロウアドレス信号が取り込まれて出力される。以下同
様に、各クロックパルスに応答してアドレスラッチ２３
にアドレスに対応するロウアドレス信号が取り込まれて
順次出力される（同図（Ｃ））。これによりロウデコー
ダ２４は、これらのロウアドレス信号を順次デコーダす
る。

クロックパルス４２に応答してロウラッチ２５がデコー
ド出力を取り込み、メモリセルマトリクス２６へ供給す
る。次のクロックパルス４３に応答してロウラッチ２５
がデコード出力を取り込み、メモリセルマトリクス２６
へ供給する。以下同様に、各クロックパルスに応答して
ロウラッチ２５がデコード出力を取り込み、メモリセル
マトリクス２６へ順次供給する（同図（Ｄ）参照）。こ
れにより各クロックパルスに応答してＮ、Ｎ＋１、Ｎ＋
２、・・・番目のロウアドレスに対応するデータ群がメ
モリセルマトリクス２６から順次読み出され、各クロッ
クパルスの次のクロックパルスに応答してセルラッチ２
７に取り込まれる（同図（Ｅ）参照）。カラムデコーダ
２８にはＮ、Ｎ＋１、Ｎ＋２、・・・番目のアドレスに
対応するカラムアドレスが順次印加されており、セルラ
ッチ２７からのデータ群からこれらのカラムアドレスに
対応するデータが順次選択される。

クロックパルス４４によりＮ番目のカラムアドレスに対
応するデータがカラムラッチ２９に取り込まれ出力され
る。クロックパルス４５によりＮ＋１番目のカラムアド
レスに対応するデータがカラムラッチ２９に取り込まれ
出力される。以下同様に、各クロックパルスに応答して
カラムアドレスに対応するデータがカラムラッチ２９に
取り込まれ順次出力される（同図（Ｆ）参照）。

従って第４図に示すようにアドレス信号を１クロック時
間毎に入力すれば、最初のメモリ出力が得られるまでは
４クロック時間が必要であるが、その後は、１クロック
時間毎にメモリ出力が順次得られることとなる。

従来技術においては、アドレス信号を入力してからメモ
リ出力が得られるまでの間、即ちアクセスタイムの間次
のアドレス信号の供給を待たなければならない。しかし
ながら本発明によるメモリ内蔵型集積回路装置は、ラッ
チを用いているため、メモリ出力が得られるまでの間ア
ドレス信号を安定させておく必要がない。即ち、各アド
レス信号をクロックパルス毎に順次供給することができ
る。

従って、低速で大容量のメモリでも、テスト時にはメモ
リセルのアクセスを高速で行うことができ、テスト時間
が短縮される。

尚、本実施例ではロウアドレス信号に対応したデータを
読み出してからカラムアドレス信号に対応したデータを
選択して出力しているが、これとは逆にカラムアドレス
信号に対応したデータを読み出してからロウアドレス信
号に対応したデータを出力してもよい。

［発明の効果］ 以上詳細に説明したように、本発明によればアドレス信
号が印加される第１のラッチと、入力側が第１のラッチ
に接続されており第１のラッチのアドレス信号に応じて
ロウ又はカラムアドレスをデコードする第１のデコーダ
と、入力側が第１のデコーダに接続されておりデコーダ
出力を一時的に保持する第２のラッチと、アドレス端子
が第２のラッチに接続されておりデータが格納されてい
るメモリと、入力側がメモリの出力端子に接続されてお
りデコーダ出力に対応して読み出されたデータを一時的
に保持する第３のラッチと、入力側が第３のラッチに接
続されておリアドレス信号に応じてカラム又はロウアド
レスをデコードして選択する第２のデコーダと、入力側
が第２のデコーダに接続されており第２のデコーダによ
って選択されたデータを一時的に保持する第４のラッチ
と、各ラッチと接続されておりクロックパルスを各ラッ
チへ供給すると共にクロックパルス毎にアドレス信号を
順次第１のラッチへ供給する制御回路とを備えているの
で、大容量で低速のメモリを内蔵した集積回路装置のテ
スト時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ内蔵型集積回
路装置のデータメモリのブロック図、第２図は第１図の
実施例におけるメモリ内蔵型集積回路装置の全体を示す
ブロック図、第３図は通常の使用状態におけるメモリア
クセスのタイミングチャート、第４図はテスト時等、高
速のアクセスを行うときのメモリアクセスのタイミング
チャート、第５図は従来のこの種の集積回路装置に用い
られているデータメモリのブロック図である。 ２１・・・・・・データメモリ、２２・・・・・・制御
回路、２３・・・・・・アドレスラッチ、２４・・・・
・・ロウデコーダ、２５・・・・・・ロウラッチ、２６
・・・・・・メモリセルマトリクス、２７・・・・・・
セルラッチ、２８・・・・・・カラムデコーダ、２９・
・・・・・カラムラッチ。 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. アドレス信号が印加される第１のラッチと、入力側が該
   第１のラッチに接続されており該第１のラッチの前記ア
   ドレス信号に応じてロウ又はカラムアドレスをデコード
   する第１のデコーダと、入力側が該第１のデコーダに接
   続されておりデコーダ出力を一時的に保持する第２のラ
   ッチと、アドレス端子が該第２のラッチに接続されてお
   りデータが格納されているメモリと、入力側が該メモリ
   の出力端子に接続されており前記デコーダ出力に対応し
   て読み出されたデータを一時的に保持する第３のラッチ
   と、入力側が該第３のラッチに接続されておりアドレス
   信号に応じてカラム又はロウアドレスをデコードして選
   択する第２のデコーダと、入力側が該第２のデコーダに
   接続されており該第２のデコーダによって選択されたデ
   ータを一時的に保持する第４のラッチと、前記各ラッチ
   と接続されておりクロックパルスを前記各ラッチへ供給
   すると共に該クロックパルス毎にアドレス信号を順次前
   記第１のラッチへ供給する制御回路とを備えていること
   を特徴とするメモリ内蔵型集積回路装置。