JP2002216499A - シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式 - Google Patents

Abstract

(57)【要約】 【課題】 入力サイクルが簡素化されるシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
を提供する。 【解決手段】 本発明によるシリアルアクセス機能付き
アドレスマルチプレクサメモリのテスト方式は、複数の
データを記憶する複数のメモリセルを有するメモリセル
アレイ（１３）と、複数のコマンドを入力し、メモリセ
ルのテストを行うテストモードにおいて、入力されたコ
マンドを保持してコマンドの入力を拒否するようにコマ
ンドを制御するコマンド制御部（１５）と、複数のアド
レスを入力し、テストモードにおいて、入力されたアド
レスを保持してアドレスの入力を拒否するようにアドレ
スを制御するアドレス制御部（１６）と、コマンド制御
部（１５）から出力されたコマンドとアドレス制御部
（１６）から出力されたアドレスとに基づいて、複数の
データを連続的に読み出す記憶部（１７）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルアクセス
機能付きアドレスマルチプレクサメモリのテスト方式に
関し、特に入力サイクルが簡素化されるシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
に関する。

【０００２】

【従来の技術】一般的なマルチプレクサは、複数の信号
を１つのチャンネルで多重化する装置であり、多重化装
置あるいはデータセレクタともいう。また、一般的なマ
ルチプレクサは、複数の入力段と単一の出力段から構成
され、入力段に入力された信号を順次切り換えて出力し
たり、入力された信号を一次的に記憶して、記憶された
信号のうち１つを選択して出力したりする装置である。
代表的なマルチプレクサとしてアドレスマルチプレクサ
がある。

【０００３】アドレスマルチプレクサは、アドレスバス
に複数のアドレスの情報を時分割で乗せて送るものであ
る。また、アドレスマルチプレクサとしてシリアルアク
セス機能付きアドレスマルチプレクサメモリがある。シ
リアルアクセスとは、読み出しを開始したいアドレスを
指定した後、外部クロック信号に同期してデータを連続
して読み出す（アクセス）ことをいう。クロック信号に
同期して連続してデータを読み出す場合、クロック信号
毎にアドレスを指定する必要はない。通常、シリアルア
クセス機能を用いたアドレスマルチプレクサのテスト方
式は、半導体メモリの不良ビットを検知（テスト）する
とき、コマンド及びアドレスを入力することにより、メ
モリセルに記憶されたデータを読み出すことで行われて
いる。

【０００４】コマンドとは、チップの動作を決める命令
のことである。コマンドを入力することにより、メモリ
セルに記憶されたデータを読み出すことや、メモリセル
にデータを書き込むこと、メモリセルに記憶されたデー
タを消去することが可能となる。

【０００５】しかし、シリアルアクセス機能付きアドレ
スマルチプレクサメモリの適用製品において、半導体メ
モリの不良ビットを検知（テスト）するとき、コマンド
及びアドレスを必要とされるサイクル数に分けて入力し
なければメモリセルのデータを読み出すことができな
い。

【０００６】従来のシリアルアクセス機能付きアドレス
マルチプレクサメモリのテスト方式を図７に示す。

【０００７】図７は、従来のシリアルアクセス機能付き
アドレスマルチプレクサメモリのテスト方式を示すブロ
ック図である。

【０００８】図７に示されるように、従来のシリアルア
クセス機能付きアドレスマルチプレクサメモリのテスト
方式は、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（Ｐは任意の定数）の入出
力バッファ１０２（又は、単に入出力バッファ１０
２）、コマンドレジスタ制御回路１０３、アドレスレジ
スタ制御回路１０４、コマンド及びアドレス入力制御ク
ロック回路１０５、アドレスレジスタインクリメント制
御クロック回路１０６、コマンド制御部１１５、アドレ
ス制御部１１６、記憶部１１７、メモリセル１１３から
構成されている。コマンド制御部１１５は、コマンドレ
ジスタＣＲ_Ｉ１０７（Ｉ＝１〜Ｎ）から構成されてい
る。アドレス制御部１１６は、アドレスレジスタＡＲ_Ｊ
１０９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲ_Ｍ＋Ｋ１
１１（Ｋ＝１〜Ｌ）から構成されている。記憶部１１７
は、コマンドデコーダ１０８、カウンタＣ_Ｊ１１０（Ｊ
＝１〜Ｍ）、アドレスデコーダ１１２から構成されてい
る。ここで、Ｌ、Ｍ、Ｎは任意の整数である。

【０００９】メモリセルアレイ１１３は、ビット線及び
ワード線の交点にマトリクス状に配置され、データを記
憶するメモリセルを有する。

【００１０】入出力バッファ１０２には、入出力信号で
ある信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（または、Ｉ／Ｏ_０〜Ｉ／
Ｏ_Ｐと称す）が入力される。信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐに
は、入力信号であるコマンドに対応するＮ個のコマンド
値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）
個のアドレス値と、出力信号である出力データ（メモリ
セルに記憶されたデータ）とが含まれる。Ｎ個のコマン
ド値を含むＩ／Ｏ_０〜Ｉ／Ｏ_Ｐの第１コマンド値〜第Ｎ
コマンド値は、コマンド値の順番（１〜Ｎ）に対応する
コマンドレジスタＣＲ_１１０７〜コマンドレジスタＣＲ
_Ｎ１０７に出力される。また、Ｍ個のアドレス値を含む
Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの第１アドレス値〜第Ｍアドレス値
は、アドレス値の順番（１〜Ｍ）に対応するアドレスレ
ジスタＡＲ_１１０９〜アドレスレジスタＡＲ_Ｍ１０９に
出力される。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ
／Ｏ_０〜Ｉ／Ｏ_Ｐの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアド
レス値は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋
Ｌ）｝に対応するアドレスレジスタＡＲ_Ｍ＋１１１１〜
アドレスレジスタＡＲ_Ｍ＋Ｌ１１１に出力される。

【００１１】コマンドレジスタ制御回路１０３は、コマ
ンドレジスタＣＲ_Ｉ１０７が入出力バッファ１０２から
コマンド値を取り込む準備をする（コマンド値の入力許
可状態）ための許可信号であるコマンドレジスタ制御信
号１０３ａを設定し、コマンドレジスタＣＲ_１１０７〜
コマンドレジスタＣＲ_Ｎ１０７に出力する。

【００１２】アドレスレジスタ制御回路１０４は、アド
レスレジスタＡＲ_Ｊ１０９、アドレスレジスタＡＲ
_Ｍ＋Ｋ１１１が入出力バッファ１０２からアドレス値を
取り込む準備をする（アドレス値の入力許可状態）ため
の許可信号であるアドレスレジスタ制御信号１０４ａを
設定し、アドレスレジスタＡＲ_１１０９〜アドレスレジ
スタＡＲ_Ｍ１０９、アドレスレジスタＡＲ_Ｍ＋１１１１
〜アドレスレジスタＡＲ_{Ｍ ＋Ｌ}１１１に出力する。

【００１３】コマンド及びアドレス入力制御クロック回
路１０５は、コマンドレジスタＣＲ _Ｉ１０７が入出力バ
ッファ１０２からコマンド値を、アドレスレジスタＡＲ
_Ｊ１０９、アドレスレジスタＡＲ_Ｍ＋Ｋ１１１が入出力
バッファ１０２からアドレス値を取り込むための制御信
号であるコマンド及びアドレス入力制御クロック信号１
０５ａを設定する。コマンド及びアドレス入力制御クロ
ック信号１０５ａは、コマンド及びアドレス入力制御ク
ロック回路１０５によりコマンドレジスタＣＲ _１１０７
〜コマンドレジスタＣＲ_Ｎ１０７、アドレスレジスタＡ
Ｒ_１１０９〜アドレスレジスタＡＲ_Ｍ１０９、アドレス
レジスタＡＲ_Ｍ＋１１１１〜アドレスレジスタＡＲ
_Ｍ＋Ｌ１１１に出力される。

【００１４】アドレスレジスタインクリメント制御クロ
ック回路１０６は、メモリセルアレイ１１３から特定の
メモリセルを選択するためのアドレスレジスタインクリ
メント制御クロック信号１０６ａを設定し、カウンタＣ
_１１１０〜カウンタＣ_Ｍ１１０に出力する。

【００１５】コマンドレジスタＣＲ_Ｉ１０７は、上述し
たように、コマンドレジスタＣＲ_１１０７〜コマンドレ
ジスタＣＲ_Ｎ１０７を有している。コマンドレジスタＣ
Ｒ_Ｉ１０７は、コマンドレジスタ制御回路１０３から出
力されたコマンドレジスタ制御信号１０３ａにより、入
出力バッファ１０２からのコマンド値を取り込むための
入力許可状態になる。入力許可状態にあるコマンドレジ
スタＣＲ_Ｉ１０７には、コマンド及びアドレス入力制御
クロック回路１０５から出力されたコマンド及びアドレ
ス入力制御クロック信号１０５ａにより、入出力バッフ
ァ１０２からコマンド値が取り込まれる。ここで、コマ
ンドレジスタＣＲ_１１０７に第１コマンド値、コマンド
レジスタＣＲ_２１０７に第２コマンド値、…、コマンド
レジスタＣＲ_Ｎ１０７に第Ｎコマンド値が取り込まれ
る。取り込まれた第１コマンド値〜第Ｎコマンド値は、
コマンドデコーダ１０８に出力される。

【００１６】アドレスレジスタＡＲ_Ｊ１０９は、上述し
たように、アドレスレジスタＡＲ_１１０９〜アドレスレ
ジスタＡＲ_Ｍ１０９を有している。アドレスレジスタＡ
Ｒ_Ｊ１０９は、アドレスレジスタ制御回路１０４から出
力されたアドレスレジスタ制御信号１０４ａにより、入
出力バッファ１０２からのアドレス値を取り込むための
入力許可状態になる。入力許可状態にあるアドレスレジ
スタＡＲ_Ｊ１０９には、コマンド及びアドレス入力制御
クロック回路１０５から出力されたコマンド及びアドレ
ス入力制御クロック信号１０５ａにより、入出力バッフ
ァ１０２からアドレス値が取り込まれる。ここで、アド
レスレジスタＡＲ_１１０９に第１アドレス値、アドレス
レジスタＡＲ_２１０９に第２アドレス値、…、アドレス
レジスタＡＲ_Ｍ１０９に第Ｍアドレス値が取り込まれ
る。取り込まれた第１アドレス値〜第Ｍアドレス値は、
アドレス値の順番（１〜Ｍ）に対応するＣ_１１１０〜カ
ウンタＣ_Ｍ１１０に出力される。

【００１７】アドレスレジスタＡＲ_Ｍ＋Ｋ１１１は、上
述したように、アドレスレジスタＡＲ_Ｍ＋１１１１〜ア
ドレスレジスタＡＲ_Ｍ＋Ｌ１１１を有している。アドレ
スレジスタＡＲ_Ｍ＋Ｋ１１１は、アドレスレジスタ制御
回路１０４から出力されたアドレスレジスタ制御信号１
０４ａにより、入出力バッファ１０２からのアドレス値
を取り込むための入力許可状態になる。入力許可状態に
あるアドレスレジスタＡＲ_Ｍ＋Ｋ１１１には、コマンド
及びアドレス入力制御クロック回路１０５から出力され
たコマンド及びアドレス入力制御クロック信号１０５ａ
により、入出力バッファ１０２からアドレス値が取り込
まれる。ここで、アドレスレジスタＡＲ _Ｍ＋１１１１に
第Ｍ＋１アドレス値、アドレスレジスタＡＲ_Ｍ＋２１１
１に第Ｍ＋２アドレス値、…、アドレスレジスタＡＲ
_Ｍ＋Ｋ１１１に第Ｍ＋Ｋアドレス値が取り込まれる。取
り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値
は、アドレスデコーダ１１２に出力される。

【００１８】コマンドデコーダ１０８は、コマンドレジ
スタＣＲ_Ｉ１０７からＮ個のコマンド値を入力し、チッ
プの内部の動作を決める内部コマンドを決定する回路で
ある。シリアルアクセス機能付きアドレスマルチプレク
サメモリのテスト方式は、決定された内部コマンドによ
り、メモリセルの読み出しが可能となる。このコマンド
デコーダ１０８には、コマンドレジスタＣＲ_１１０７か
ら第１コマンド値、コマンドレジスタＣＲ_２１０７から
第２コマンド値、…、コマンドレジスタＣＲ_Ｎ１０７か
ら第Ｎコマンド値が入力される。コマンドデコーダ１０
８は、入力された第１コマンド値、第２コマンド値、
…、第Ｎコマンド値に基づいて内部コマンドを決定し、
決定された内部コマンドをカウンタＣ_１１１０〜カウン
タＣ_Ｍ１１０に出力する。

【００１９】カウンタＣ_Ｊ１１０は、上述したように、
カウンタＣ_１１１０〜カウンタＣ_Ｍ１１０を有してい
る。カウンタＣ_Ｊ１１０は、アドレスレジスタＡＲ_Ｊ１
０９から出力されたアドレス値と、コマンドデコーダ１
０８から出力された内部コマンドとが入力される。ここ
で、カウンタＣ_１１１０に第１アドレス値、カウンタＣ
_２１１０に第２アドレス値、…、カウンタＣ_Ｍ１１０に
第Ｍアドレス値が入力される。カウンタＣ_Ｊ１１０は、
入力されたアドレス値、入力された内部コマンドに基づ
いて、アドレスデコーダ１１２がメモリセルアレイ１１
３から特定のメモリセルを選択するための選択信号を決
定する。ここで、カウンタＣ_１１１０は第１アドレス値
と内部コマンドから第１選択信号、カウンタＣ_２１１０
は第２アドレス値と内部コマンドから第２選択信号、
…、カウンタＣ_Ｍ１１０は第Ｍアドレス値と内部コマン
ドから第Ｍ選択信号を決定する。カウンタＣ_Ｊ１１０
は、アドレスレジスタインクリメント制御クロック回路
１０６から出力されたアドレスレジスタインクリメント
制御クロック信号１０６ａに応答して、決定された第１
選択信号、第２選択信号、…、第Ｍ選択信号をアドレス
デコーダ１１２に出力する。

【００２０】アドレスデコーダ１１２は、カウンタＣ_Ｊ
１１０から出力された選択信号（第１選択信号、第２選
択信号、…、第Ｍ選択信号）とアドレスレジスタＡＲ
_Ｍ＋Ｋ１１１から出力されたアドレス値（第Ｍ＋１アド
レス値、第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス
値）を入力する。アドレスデコーダ１１２は、選択信号
に応答して、メモリセルアレイ１１３から対象となるメ
モリセルを選択し、選択されたメモリセルに記憶された
データを読み出す。読み出されたデータは、アドレスレ
ジスタＡＲ_Ｍ＋Ｋ１１１に取り込まれ、入出力バッファ
１０２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐに出力される。

【００２１】この従来のシリアルアクセス機能付きアド
レスマルチプレクサメモリのテスト方式は、複数回のコ
マンド入力がある場合、その度に、コマンド値、アドレ
ス値を決定して、入出力バッファ１０２のＩ／Ｏ_０〜Ｉ
／Ｏ_Ｐから入力を与えなけらばならない。次に、従来の
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式における動作について、図７と図８を参
照して説明する。

【００２２】図８は、従来のシリアルアクセス機能付き
アドレスマルチプレクサメモリのテスト方式における動
作を示すタイミングチャートである。

【００２３】まず、コマンドレジスタ制御回路１０３
は、コマンドレジスタＣＲ_Ｉ１０７をアクティブ状態
（コマンド値の入力が可能な状態）にするために、コマ
ンドレジスタ制御信号１０３ａをアクティブ状態にする
（図８におけるコマンドレジスタ制御信号１０３ａのポ
イントＳ〜ポイントＴ）。

【００２４】次に、コマンドレジスタＣＲ_Ｉ１０７に
は、アクティブ状態にされたコマンドレジスタＣＲ_Ｉ１
０７にコマンド値を取り込むため、コマンド及びアドレ
ス入力制御クロック信号１０５ａがＮ回入力される（図
８におけるコマンド及びアドレス入力制御クロック信号
１０５ａのポイントＳ〜ポイントＴ）。ここで、入出力
バッファ１０２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐには、コマンド及
びアドレス入力制御クロック信号１０５ａと同期して、
内部の動作モードを決定する上述したコマンド値がＮ回
与えられる（図８におけるＩ／Ｏ_０〜Ｉ／Ｏ_Ｐのポイン
トＳ〜ポイントＴ）。

【００２５】次いで、アドレスレジスタ制御回路１０４
は、アドレスレジスタＡＲ_Ｊ１０９、アドレスレジスタ
ＡＲ_Ｍ＋Ｋ１１１をアクティブ状態（アドレス値の入力
が可能な状態）にするために、アドレスレジスタ制御信
号１０４ａをアクティブ状態にする（図８におけるアド
レスレジスタ制御信号１０４ａのポイントＴ〜ポイント
Ｖ）。

【００２６】次に、アドレスレジスタＡＲ_Ｊ１０９に
は、アクティブ状態にされたアドレスレジスタＡＲ_Ｊ１
０９にアドレス値を取り込むため、コマンド及びアドレ
ス入力制御クロック信号１０５ａがＭ回入力される（図
８におけるコマンド及びアドレス入力制御クロック信号
１０５ａのポイントＴ〜ポイントＵ）。また、アドレス
レジスタＡＲ_Ｍ＋Ｋ１１１には、アクティブ状態にされ
たアドレスレジスタＡＲ _Ｍ＋Ｋ１１１にアドレスのレジ
スタ値を取り込むため、コマンド及びアドレス入力制御
クロック信号１０５ａがＬ回入力される（図８における
コマンド及びアドレス入力制御クロック信号１０５ａの
ポイントＵ〜ポイントＶ）。ここで、入出力バッファ１
０２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐには、コマンド及びアドレス
入力制御クロック信号１０５ａと同期して、シリアルア
クセスを開始するメモリセルの読み出しアドレス値がＭ
＋Ｌ回に分けて指定される（図８におけるＩ／Ｏ_０〜Ｉ
／Ｏ _ＰのポイントＴ〜ポイントＶ）。

【００２７】このようにして、従来のシリアルアクセス
機能付きアドレスマルチプレクサメモリのテスト方式
は、全てのコマンドレジスタＣＲ_Ｉ１０７のコマンド
値、アドレスレジスタＡＲ_Ｊ１０９、アドレスレジスタ
ＡＲ_Ｍ＋Ｋ１１１のアドレス値が決定すると、カウンタ
Ｃ_１１１０、カウンタＣ_２１１０…カウンタＣ_Ｍ１１０
が決定し、アドレスデコーダ１１２により、読み出しメ
モリセルの選択が可能になる。

【００２８】次に、カウンタＣ_Ｊ１１０には、アドレス
レジスタインクリメント制御クロック信号１０６ａが入
力される（図８におけるアドレスレジスタインクリメン
ト制御クロック信号１０６ａのポイントＷ〜ポイント
Ｘ）。アドレスレジスタインクリメント制御クロック信
号１０６ａがカウンタＣ_１１１０、カウンタＣ_２１１０
…カウンタＣ_Ｊ１１０をインクリメントすることによ
り、メモリセルがシリアルにアクセスされ、選択された
メモリセルに記憶されたデータが入出力バッファ１０２
のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐに出力される（図８におけるＩ／
Ｏ_０〜Ｉ／Ｏ_ＰのポイントＷ〜ポイントＸ）。

【００２９】したがって、従来のシリアルアクセス機能
付きアドレスマルチプレクサメモリのテスト方式は、選
択されたメモリセルに記憶されたデータを読み出すため
にＮ回のコマンド入力サイクル数と（Ｍ＋Ｌ）回のアド
レス入力のサイクル数が必要である。

【００３０】他の従来技術として、特開平１１−３９２
２６号公報では、テスト時間及びコストの増加を招くこ
となく、フェイルしたデータのアドレス及びビットを明
らかにすることができ、またアクセス時間等のＡＣ特性
のテストを容易に行うことが可能な“自己テスト回路を
内蔵する半導体装置”が開示されている。

【００３１】この自己テスト回路を内蔵する半導体装置
は、データの書き込み及び読み出しが可能な記憶装置
と、記憶装置のテストを行うための自己テスト回路と、
を備えている。自己テスト回路は、テストクロックとテ
スト開始信号とを与えられて制御信号を出力するコント
ローラと、制御信号を与えられてアドレス信号を発生
し、記憶装置に出力するアドレス発生器と、制御信号を
与えられてテストデータを発生し、記憶装置に出力する
データ発生器と、データ発生器が出力したテストデータ
と、記憶装置がテストデータに与えられて書き込んだ後
読み出した実データとを与えられて比較し、テストデー
タと実データとが相違する場合にエラー信号を出力する
比較器と、記憶装置が出力した実データ又はアドレス発
生器が出力したアドレス信号を与えられてシリアルに出
力するスキャン回路と、制御信号に基づき、比較器から
出力されたエラー信号、スキャン回路から出力された実
データ又はアドレス信号のいずれかを選択的に出力する
マルチプレクサとを備えている。自己テスト回路を内蔵
する半導体装置は、テスト開始後に比較器がエラー信号
を出力した場合、このエラー信号が発生したときの実デ
ータがマルチプレクサを介して外部に出力され、さらに
この実データに対応するアドレス信号がマルチプレクサ
を介して外部に出力されることを特徴としている。

【００３２】また、特開平９−２４５４９８号公報で
は、簡単な構成で高機能のテストを実現することができ
るテスト回路を内蔵した“半導体記憶装置とそのテスト
方法”が開示されている。

【００３３】この半導体記憶装置は、複数のワード線と
複数のデータ線との交点に書き換え可能なメモリセルが
マトリックス状に配置されたメモリアレイと、かかるメ
モリアレイの選択動作に必要なアドレス信号を発生させ
るアドレス発生回路と、メモリアレイに対するデータの
入力と出力とを行う信号経路に設けられたデータ保持回
路と、テストモード信号によりアドレス発生回路とデー
タ保持回路を制御してメモリアレイの一部に書き込まれ
ているテストパターンを用いてかかるメモリアレイに対
する一連の書き込みと読み出し動作を含む自動テスト動
作を行うテスト回路とを備えてなることを特徴としてい
る。

【００３４】また、特開平１０−１６２６００号公報で
は、自己テスト機能を内蔵し、かつチップ面積の小さい
“テスト機能内臓半導体記憶装置”が開示されている。

【００３５】このテスト機能内臓半導体記憶装置は、デ
ータ保持のためにリフレッシュ動作が必要なメモリセル
と、リフレッシュ動作時にリフレッシュ時間を与えるリ
フレッシュ用タイマとを含む半導体記憶装置において、
メモリセルのテスト時にテストクロックを発生するテス
トクロック発生手段と、所定の状態を有する順序で実現
され、メモリセルのテスト時に状態に応じた制御信号を
出力するシーケンサ手段と、シーケンサ手段からの制御
信号に基づき、テストデータに書き込みまたは読み出し
時に行アドレスを生成する行アドレスカウンタと、シー
ケンサ手段からの制御信号に基づき、テストデータに書
き込みまたは読み出し時に列アドレスを生成する列アド
レスカウンタと、シーケンサ手段からの制御信号に基づ
き、テストデータを生成し、また、メモリセルに書き込
まれたデータを読み出し、テストデータと比較し、比較
結果を出力するデータ生成比較手段とを備えた内蔵自己
テスト部を設けている。内蔵自己テスト部は、テスト用
クロックと同期して、シーケンサ手段の制御に基づき、
行アドレスカウンタおよび列アドレスカウンタの値に基
づいて、メモリセルにデータ生成比較手段で生成された
テストデータを書き込み、メモリセル内の各セルに対し
てディスターブを行ない、その後、メモリセルに書き込
まれたデータを読み出し、該読み出したデータをテスト
データと比較することによりメモリセルの自己テストを
可能としたことを特徴としている。

【００３６】また、特開昭６３−１８４９８９号公報で
は、複雑な評価システムを必要とせず、ハード機能が正
常動作するかどうかを自己診断できる“半導体記憶装
置”が開示されている。

【００３７】この半導体記憶装置は、外部よりハード機
能の自己診断を支持するためのピンと、外部へ自己のハ
ード機能の診断結果を出力するためのピンと、外部より
自己診断用支持ピンを所定のレベルにすることによって
駆動される内臓テスト用回路とを備えたことを特徴とし
ている。

【００３８】また、特開平２−２８８５３号公報では、
ＲＯＭアドレス空間内の一部のアドレス領域をデコード
し、その領域のＲＯＭデータのＬＳＩ外への読出しを禁
止することにより、ソフトウェアプログラムの機密保護
を可能とした“半導体集積回路装置”が開示されてい
る。

【００３９】この半導体集積回路装置は、ＬＳＩを搭載
した半導体基板に内蔵され少なくともソフトウェアプロ
グラムを記憶したプログラムメモリを有する内蔵メモリ
と、プログラムメモリのアドレスを発生するアドレス発
生回路およびアドレスデコーダと、プログラムメモリの
内容を外部に読出す出力回路と、ＬＳＩ外部から入力さ
れるテスト信号によりプログラムメモリのアドレスを制
御するアドレス制御信号を出力するテスト制御回路と、
このテスト制御回路のアドレス制御信号をアドレス発生
回路のアドレスが所定アドレスとなったときアドレス制
御信号をオフとするよう制御するアドレス制御回路とを
備えることを特徴としている。

【００４０】

【発明が解決しようとする課題】今後、半導体メモリの
高機能化・大容量化が進む中で、半導体メモリの不良ビ
ットをテストするとき、コマンド及びアドレスの入力サ
イクル数は増えていく傾向にある。

【００４１】従来のシリアルアクセス機能付きアドレス
マルチプレクサメモリのテスト方式は、携帯端末等に実
装される製品において少ピン化が進むにつれ、半導体メ
モリの不良ビットをテストする際に必然的にコマンド及
びアドレスを複数のサイクルに分けて入力しなければな
らない。このため、従来のシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、半導体メ
モリの不良ビットをテストする際にコマンド及びアドレ
スの入力サイクル数が多いために、入力サイクルの複雑
化、読み出し時間の増加という問題点がある。

【００４２】また、デバイスの耐久性を試験する試験機
等において入力するサイクル数に制限があり、試験者
は、制限を越えた入力サイクル数が必要な製品を試験で
きなくなる。そのため、試験者には、入力サイクルを工
夫し、汎用性のある試験機にて試験可能なシリアルアク
セス機能付きアドレスマルチプレクサメモリのテスト方
式が望まれる。

【００４３】本発明の目的は、入力サイクルが簡素化さ
れるシリアルアクセス機能付きアドレスマルチプレクサ
メモリのテスト方式を提供することにある。

【００４４】本発明の他の目的は、読み出し時間が短縮
されるシリアルアクセス機能付きアドレスマルチプレク
サメモリのテスト方式を提供することにある。

【００４５】本発明の更に他の目的は、読み出しのテス
トパターンが簡素化されるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式を提供するこ
とにある。

【００４６】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、本発明の実
施の複数・形態又は複数の実施例のうちの少なくとも１
つの実施の形態又は複数の実施例を構成する技術的事
項、特に、その実施の形態又は実施例に対応する図面に
表現されている技術的事項に付せられている参照番号、
参照記号等に一致している。このような参照番号、参照
記号は、請求項記載の技術的事項と実施の形態又は実施
例の技術的事項との対応・橋渡しを明白にしている。こ
のような対応・橋渡しは、請求項記載の技術的事項が実
施の形態又は実施例の技術的事項に限定されて解釈する
ことを意味しない。

【００４７】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、複数のデ
ータを記憶する複数のメモリセルを有するメモリセルア
レイ（１３）と、複数のコマンドを入力し、メモリセル
のテストを行うテストモードにおいて、入力されたコマ
ンドを保持してコマンドの入力を拒否するようにコマン
ドを制御するコマンド制御部（１５）と、複数のアドレ
スを入力し、テストモードにおいて、入力されたアドレ
スを保持してアドレスの入力を拒否するようにアドレス
を制御するアドレス制御部（１６）と、コマンド制御部
（１５）から出力されたコマンドとアドレス制御部（１
６）から出力されたアドレスとに基づいて、複数のデー
タを連続的に読み出す記憶部（１７）とを含む。

【００４８】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、更に、テ
ストモードにするためのテストモード信号（１ａ）を設
定するテスト回路（１）を含む。

【００４９】コマンド制御部（１５）は、テストモード
信号（１ａ）に従って、入力されたコマンドを保持す
る。また、アドレス制御部（１６）は、テストモード信
号（１ａ）に従って、入力されたアドレスを保持する。

【００５０】記憶部（１７）は、コマンドからメモリセ
ルの読み出しを可能とする内部コマンドを設定するコマ
ンドデコーダ（８）を備えている。従って、記憶部（１
７）は、内部コマンドとアドレスとに基づいて、複数の
データを連続的に読み出すことができる。

【００５１】記憶部（１７）は、アドレスと、コマンド
デコーダ（８）から出力された内部コマンドとを入力
し、アドレスと内部コマンドとに基づいて、メモリセル
アレイ（１３）から特定のメモリセルを選択するための
選択信号を設定するカウンタ（１０）と、選択信号に応
答して、メモリセルを選択し、選択されたメモリセルに
記憶された複数のデータを読み出すアドレスデコーダ
（１２）とを更に備えている。

【００５２】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、更に、カ
ウンタ（１０）により設定された選択信号をアドレスデ
コーダ（１２）に出力させるための制御クロック信号
（６ａ）を設定する制御クロック回路（６）を含む。

【００５３】カウンタ（１０）は、制御クロック信号
（６ａ）に従って、アドレスデコーダ（１２）に選択信
号を出力する。従って、アドレスデコーダ（１２）は、
選択信号に応答して、メモリセルを選択し、選択された
メモリセルに記憶された複数のデータを連続的に読み出
すことができる。

【００５４】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、更に、コ
マンド及びアドレスを入力するための入力クロック信号
（５ａ）を設定する入力クロック回路（５）を含む。コ
マンド制御部（１５）は、入力クロック信号（５ａ）に
従ってコマンドを入力する。アドレス制御部（１６）
は、入力クロック信号（５ａ）に従ってアドレスを入力
する。

【００５５】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、更に、コ
マンドとアドレスとが入力され、読み出された複数のデ
ータが出力される入出力バッファ（２）を含む。

【００５６】コマンド制御部（１５）は、入力クロック
信号（５ａ）に従って入出力バッファ（２）からのコマ
ンドを入力する。アドレス制御部（１６）は、入力クロ
ック信号（５ａ）に従って入出力バッファ（２）からの
アドレスを入力する。

【００５７】シリアルアクセス機能付きアドレスマルチ
プレクサメモリ適用製品において、通常、全メモリセル
をアクセスするためには、コマンド及びアドレスを複数
のサイクルに分け入力しなければメモリセルに記憶され
たデータを読み出すことができない。本発明によるシリ
アルアクセス機能付きアドレスマルチプレクサメモリの
テスト方式は、テストモード信号（１ａ）によりメモリ
チップ内のコマンドを保持（固定）し、アドレスをシリ
アルアクセス可能なメモリ空間の先頭アドレスにセット
することによって、コマンド及びアドレスの入力回数を
削減できる。その後、コマンド及びアドレス入力制御ク
ロック回路（５）により設定されたコマンド及びアドレ
ス入力制御クロック信号（５ａ）を入力することによ
り、アドレス制御部（１６）に含まれるアドレスレジス
タＡＲ_Ｍ＋Ｋ（１１）のアドレスを決定し、決定後にア
ドレスレジスタインクリメント信号（６ａ）を入力する
ことにより、カウンタＣ_Ｊ（１０）をインクリメントさ
せシリアルアクセスを開始し、メモリセルに記憶された
データを読み出すことができる。ここで、コマンド及び
アドレス入力制御クロック回路（５）は、上述した入力
クロック回路に対応する。コマンド及びアドレス入力制
御クロック信号（５ａ）は、上述した入力クロック信号
に対応する。また、アドレスレジスタインクリメント信
号（６ａ）は、上述した制御クロック信号に対応する。
これにより、本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、コマンド
及びアドレスの入力回数を削減し、入力サイクルを簡素
化、テスト時間を削減することができる。

【００５８】本発明によるシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式は、テスト回
路（１）から出力されるテストモード信号（１ａ）によ
りメモリチップ内のコマンドを保持（固定）し、アドレ
スをシリアルアクセス可能なメモリ空間の先頭アドレス
に保持（セット、固定）することによって、コマンド及
びアドレスの入力回数を削減し、入力サイクルを簡素
化、テスト時間を削減するものである。本発明によるシ
リアルアクセス機能付きアドレスマルチプレクサメモリ
のテスト方式は、テスト回路（１）から出力されるテス
トモード信号（１ａ）によりコマンド及びアドレスを保
持（固定）するものであり、特開平１１−３９２２６号
公報、特開平９−２４５４９８号公報、特開平１０−１
６２６００号公報、特開昭６３−１８４９８９号公報、
特開平２−２８８５３号公報に記載されたテスト回路、
またはテストモード信号とは異なる。

【００５９】

【発明の実施の形態】添付図面を参照して、本発明によ
るシリアルアクセス機能付きアドレスマルチプレクサメ
モリのテスト方式の実施の形態を以下に説明する。

【００６０】（実施の形態１）図１は、本実施の形態１
に係るシリアルアクセス機能付きアドレスマルチプレク
サメモリのテスト方式を示すブロック図である。

【００６１】図１に示されるように、実施の形態１に係
るシリアルアクセス機能付きアドレスマルチプレクサメ
モリは、メモリセルに記憶された複数のデータをチップ
の内部で読み出すものである。実施の形態１に係るシリ
アルアクセス機能付きアドレスマルチプレクサメモリ
は、テスト回路１、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（Ｐは任意の定
数）の入出力バッファ２（又は、単に入出力バッファ
２）、コマンドレジスタ制御回路３、アドレスレジスタ
制御回路４、コマンド及びアドレス入力制御クロック回
路５、アドレスレジスタインクリメント制御クロック回
路６、コマンド制御部１５、アドレス制御部１６、記憶
部１７、メモリセルアレイ１３から構成されている。

【００６２】コマンド制御部１５は、コマンドレジスタ
ＣＲ_Ｉ７（Ｉ＝１〜Ｎ）から構成されている。ここで、
Ｎは任意の整数である。コマンド制御部１５は、複数の
コマンドを入力し、メモリセルのテストを行うテストモ
ードにおいて、入力されたコマンドを保持してコマンド
の入力を拒否するようにコマンドを制御する。

【００６３】アドレス制御部１６は、アドレスレジスタ
ＡＲ_Ｊ９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲ_Ｍ＋Ｋ
１１（Ｋ＝１〜Ｌ）から構成されている。ここで、Ｌ、
Ｍは任意の整数である。アドレス制御部１６は、複数の
アドレスを入力し、テストモードにおいて、入力された
アドレスを保持してアドレスの入力を拒否するようにア
ドレスを制御する。

【００６４】記憶部１７は、コマンドデコーダ８、カウ
ンタＣ_Ｊ１０（Ｊ＝１〜Ｍ）、アドレスデコーダ１２か
ら構成されている。ここで、Ｍは任意の整数である。記
憶部１７は、コマンド制御部１５から出力されたコマン
ドとアドレス制御部１６から出力されたアドレスとに基
づいて、複数のデータを連続的に読み出す。

【００６５】メモリセルアレイ１３は、ビット線及びワ
ード線の交点にマトリクス状に配置され、データを記憶
するメモリセルを有する。

【００６６】入出力バッファ２には、入出力信号である
信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（または、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ
と称す）が入力される。信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐには、
入力信号であるコマンドに対応するＮ個のコマンド値、
アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）個の
アドレス値と、出力信号である出力データ（メモリセル
に記憶されたデータ）とが含まれる。Ｎ個のコマンド値
を含むＩ／Ｏ_０〜Ｉ／Ｏ_Ｐの第１コマンド値〜第Ｎコマ
ンド値は、コマンド値の順番（１〜Ｎ）に対応するコマ
ンドレジスタＣＲ_１７〜コマンドレジスタＣＲ_Ｎ７に出
力される。また、Ｍ個のアドレス値を含むＩ／Ｏ_０〜Ｉ
／Ｏ_Ｐの第１アドレス値〜第Ｍアドレス値は、アドレス
値の順番（１〜Ｍ）に対応するアドレスレジスタＡＲ_１
９〜アドレスレジスタＡＲ_Ｍ９に出力される。更に、
（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ_０〜Ｉ／Ｏ_Ｐの
第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレス
値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対応するアドレ
スレジスタＡＲ_Ｍ＋１１１〜アドレスレジスタＡＲ
_Ｍ＋Ｌ１１に出力される。

【００６７】コマンドレジスタ制御回路３は、コマンド
レジスタＣＲ_Ｉ７が入出力バッファ２からコマンド値を
取り込む準備をする（コマンド値の入力許可状態）ため
の許可信号であるコマンドレジスタ制御信号３ａを設定
し、コマンドレジスタＣＲ_１７〜コマンドレジスタＣＲ
_Ｎ７に出力する。

【００６８】アドレスレジスタ制御回路４は、アドレス
レジスタＡＲ_Ｊ９、アドレスレジスタＡＲ_Ｍ＋Ｋ１１が
入出力バッファ２からアドレス値を取り込む準備をする
（アドレス値の入力許可状態）ための許可信号であるア
ドレスレジスタ制御信号４ａを設定し、アドレスレジス
タＡＲ_１９〜アドレスレジスタＡＲ_Ｍ９、アドレスレジ
スタＡＲ_Ｍ＋１１１〜アドレスレジスタＡＲ_Ｍ＋Ｌ１１
に出力する。

【００６９】コマンド及びアドレス入力制御クロック回
路５は、コマンドレジスタＣＲ_Ｉ７が入出力バッファ２
からコマンド値を、アドレスレジスタＡＲ_Ｊ９及びアド
レスレジスタＡＲ_Ｍ＋Ｋ１１が入出力バッファ２からア
ドレス値を取り込むための制御信号であるコマンド及び
アドレス入力制御クロック信号５ａを設定する。コマン
ド及びアドレス入力制御クロック信号５ａは、コマンド
及びアドレス入力制御クロック回路５によりコマンドレ
ジスタＣＲ_１７〜コマンドレジスタＣＲ_Ｎ７、アドレス
レジスタＡＲ_１９〜アドレスレジスタＡＲ_Ｍ９、アドレ
スレジスタＡＲ _Ｍ＋１１１〜アドレスレジスタＡＲ
_Ｍ＋Ｌ１１に出力される。

【００７０】アドレスレジスタインクリメント制御クロ
ック回路６は、メモリセルアレイ１３から特定のメモリ
セルを選択するためのアドレスレジスタインクリメント
制御クロック信号６ａを設定し、カウンタＣ_１１０〜カ
ウンタＣ_Ｍ１０に出力する。

【００７１】テスト回路１は、メモリセルのテストを行
うためのテストモード信号１ａを設定する。このテスト
モード信号１ａは、テスト回路１によりアクティブ状態
にして、コマンドレジスタＣＲ_１７〜コマンドレジスタ
ＣＲ_Ｎ７に取り込まれたコマンド値、アドレスレジスタ
ＡＲ_１９〜アドレスレジスタＡＲ_Ｍ９に取り込まれたア
ドレス値を保持（固定）させるための信号である。テス
トモード信号１ａは、コマンドレジスタＣＲ_１７〜コマ
ンドレジスタＣＲ_Ｎ７、アドレスレジスタＡＲ _１９〜ア
ドレスレジスタＡＲ_Ｍ９に出力される。

【００７２】コマンドレジスタＣＲ_Ｉ７は、上述したよ
うに、コマンドレジスタＣＲ_１７〜コマンドレジスタＣ
Ｒ_Ｎ７を有している。コマンドレジスタＣＲ_Ｉ７は、コ
マンドレジスタ制御回路３から出力されたコマンドレジ
スタ制御信号３ａにより、入出力バッファ２からのコマ
ンド値を取り込むための入力許可状態になる。入力許可
状態にあるコマンドレジスタＣＲ_Ｉ７には、コマンド及
びアドレス入力制御クロック回路５から出力されたコマ
ンド及びアドレス入力制御クロック信号５ａにより、入
出力バッファ２からコマンド値が取り込まれる。コマン
ドレジスタＣＲ _Ｉ７には、テスト回路１からテストモー
ド信号１ａが入力される。ここで、テストモード信号１
ａがアクティブ状態でないとき、コマンドレジスタＣＲ
_１７に第１コマンド値、コマンドレジスタＣＲ_２７に第
２コマンド値、…、コマンドレジスタＣＲ_Ｎ７に第Ｎコ
マンド値が取り込まれる。取り込まれた第１コマンド値
〜第Ｎコマンド値は、コマンドデコーダ８に出力され
る。また、テスト回路１によりテストモード信号１ａが
アクティブ状態であるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容
に関係なく、コマンドレジスタＣＲ_１７は、取り込まれ
た第１コマンド値〜第Ｎコマンド値を保持（固定）す
る。即ち、第１コマンド値〜第Ｎコマンド値を固定する
ことで入出力バッファ２からの入力（取り込み）を拒否
し、従来では入力が必要であった第１コマンド値〜第Ｎ
コマンド値の入力が不要になる。固定された第１コマン
ド値〜第Ｎコマンド値は、コマンドデコーダ８に出力さ
れる。

【００７３】アドレスレジスタＡＲ_Ｊ９は、上述したよ
うに、アドレスレジスタＡＲ_１９〜アドレスレジスタＡ
Ｒ_Ｍ９を有している。アドレスレジスタＡＲ_Ｊ９は、ア
ドレスレジスタ制御回路４から出力されたアドレスレジ
スタ制御信号４ａにより、入出力バッファ２からのアド
レス値を取り込むための入力許可状態になる。入力許可
状態にあるアドレスレジスタＡＲ_Ｊ９には、コマンド及
びアドレス入力制御クロック回路５から出力されたコマ
ンド及びアドレス入力制御クロック信号５ａにより、入
出力バッファ２からアドレス値が取り込まれる。アドレ
スレジスタＡＲ _Ｊ９には、テスト回路１からテストモー
ド信号１ａが入力される。ここで、テストモード信号１
ａがアクティブ状態でないとき、アドレスレジスタＡＲ
_１９に第１アドレス値、アドレスレジスタＡＲ_２９に第
２アドレス値、…、アドレスレジスタＡＲ_Ｍ９に第Ｍア
ドレス値が取り込まれる。取り込まれた第１アドレス値
〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対
応するＣ_１１０〜カウンタＣ_Ｍ１０に出力される。ま
た、テスト回路１によりテストモード信号１ａがアクテ
ィブ状態であるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容に関係
なく、アドレスレジスタＡＲ_Ｊ９は、取り込まれた第１
アドレス値〜第Ｍアドレス値を保持（固定）する。即
ち、第１アドレス値〜第Ｍアドレス値を固定することで
入出力バッファ２からの入力（取り込み）を拒否し、従
来では入力が必要であった第１アドレス値〜第Ｍアドレ
ス値の入力が不要になる。固定された第１アドレス値〜
第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応
するＣ_１１０〜カウンタＣ_Ｍ１０に出力される。

【００７４】アドレスレジスタＡＲ_Ｍ＋Ｋ１１は、上述
したように、アドレスレジスタＡＲ _Ｍ＋１１１〜アドレ
スレジスタＡＲ_Ｍ＋Ｌ１１を有している。アドレスレジ
スタＡＲ_Ｍ＋Ｋ１１は、アドレスレジスタ制御回路４か
ら出力されたアドレスレジスタ制御信号４ａにより、入
出力バッファ２からのアドレス値を取り込むための入力
許可状態になる。入力許可状態にあるアドレスレジスタ
ＡＲ_Ｍ＋Ｋ１１には、コマンド及びアドレス入力制御ク
ロック回路５から出力されたコマンド及びアドレス入力
制御クロック信号５ａにより、入出力バッファ２からア
ドレス値が取り込まれる。ここで、アドレスレジスタＡ
Ｒ_Ｍ＋１１１に第Ｍ＋１アドレス値、アドレスレジスタ
ＡＲ_Ｍ＋２１１に第Ｍ＋２アドレス値、…、アドレスレ
ジスタＡＲ_Ｍ＋Ｋ１１に第Ｍ＋Ｋアドレス値が取り込ま
れる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアド
レス値は、アドレスデコーダ１２に出力される。

【００７５】コマンドデコーダ８は、コマンドレジスタ
ＣＲ_Ｉ７からＮ個のコマンド値を入力し、チップの内部
の動作を決める内部コマンドを決定する回路である。シ
リアルアクセス機能付きアドレスマルチプレクサメモリ
のテスト方式は、決定された内部コマンドにより、メモ
リセルの読み出しが可能となる。このコマンドデコーダ
８には、コマンドレジスタＣＲ_１７から第１コマンド
値、コマンドレジスタＣＲ_２７から第２コマンド値、
…、コマンドレジスタＣＲ_Ｎ７から第Ｎコマンド値が入
力される。コマンドデコーダ８は、入力された第１コマ
ンド値、第２コマンド値、…、第Ｎコマンド値に基づい
て内部コマンドを決定し、決定された内部コマンドをカ
ウンタＣ_１１０〜カウンタＣ_Ｍ１０に出力する。

【００７６】カウンタＣ_Ｊ１０は、上述したように、カ
ウンタＣ_１１０〜カウンタＣ_Ｍ１０を有している。カウ
ンタＣ_Ｊ１０は、アドレスレジスタＡＲ_Ｊ９から出力さ
れたアドレス値と、コマンドデコーダ８から出力された
内部コマンドとが入力される。ここで、カウンタＣ_１１
０に第１アドレス値、カウンタＣ_２１０に第２アドレス
値、…、カウンタＣ_Ｍ１０に第Ｍアドレス値が入力され
る。カウンタＣ_Ｊ１０は、入力されたアドレス値、入力
された内部コマンドに基づいて、アドレスデコーダ１２
がメモリセルアレイ１３から特定のメモリセルを選択す
るための選択信号を決定する。ここで、カウンタＣ_１１
０は第１アドレス値と内部コマンドから第１選択信号、
カウンタＣ_２１０は第２アドレス値と内部コマンドから
第２選択信号、…、カウンタＣ_Ｍ１０は第Ｍアドレス値
と内部コマンドから第Ｍ選択信号を決定する。カウンタ
Ｃ_Ｊ１０は、アドレスレジスタインクリメント制御クロ
ック回路６から出力されたアドレスレジスタインクリメ
ント制御クロック信号６ａに応答して、決定された第１
選択信号、第２選択信号、…、第Ｍ選択信号をアドレス
デコーダ１２に出力する。

【００７７】アドレスデコーダ１２は、カウンタＣ_Ｊ１
０から出力された選択信号（第１選択信号、第２選択信
号、…、第Ｍ選択信号）とアドレスレジスタＡＲ_Ｍ＋Ｋ
１１から出力されたアドレス値（第Ｍ＋１アドレス値、
第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力
する。アドレスデコーダ１２は、選択信号に応答して、
メモリセルアレイ１３から対象となるメモリセルを選択
し、選択されたメモリセルに記憶された複数のデータを
連続的に読み出す。読み出されたデータは、アドレスレ
ジスタＡＲ_Ｍ＋Ｋ１１に取り込まれ、入出力バッファ２
のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐに出力される。

【００７８】これにより、実施の形態１に係るシリアル
アクセス機能付きアドレスマルチプレクサメモリのテス
ト方式は、コマンド値、アドレス値を固定することによ
り、コマンドレジスタＣＲ_１７〜コマンドレジスタＣＲ
_Ｎ７に対応するＮ回のコマンド入力、アドレスレジスタ
ＡＲ_１９〜アドレスレジスタＡＲ_Ｍ９に対応するＭ回の
アドレス入力が不要になる。

【００７９】次に、実施の形態１に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
の動作について、図２〜４を参照して説明する。

【００８０】図２は、本実施の形態１に係るシリアルア
クセス機能付きアドレスマルチプレクサメモリのテスト
方式の動作を示すタイミングチャートである。

【００８１】図３は、本実施の形態１に係るシリアルア
クセス機能付きアドレスマルチプレクサメモリのテスト
方式におけるメモリ空間の先頭アドレスを示す図であ
る。

【００８２】まず、テスト回路１は、テストモード信号
１ａをアクティブ状態にする（図２におけるテストモー
ド信号１ａのタイミングチャートのポイントＡ）。

【００８３】次に、コマンドレジスタＣＲ_Ｉ７に取り込
まれたコマンド値及びアドレスレジスタＡＲ_Ｊ９に取り
込まれたアドレス値は、アクティブ状態されたテストモ
ード信号１ａにより固定される。この固定されたコマン
ド値及びアドレス値は、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐのいかなる
入力にも影響を受けず、テストモード信号１ａにのみ制
御される値である。

【００８４】次いで、テストモード信号１ａにより固定
されたコマンド値には、コマンドデコーダ８により内部
コマンドが決定される。

【００８５】図３に示されるように、テストモード信号
１ａにより固定されたアドレス値は、シリアルアクセス
可能なメモリ空間の先頭アドレスである。また、カウン
タＣ _Ｊ１０は、アドレスレジスタＡＲ_Ｊ９に取り込まれ
たアドレス値がシリアルアクセス可能なメモリ空間の先
頭アドレスに固定されることにより、シリアルアクセス
可能なメモリ空間の先頭アドレスにセット（指定）され
る。

【００８６】したがって、テスト回路１によりテストモ
ード信号１ａをアクティブ状態にしたあとに、アドレス
レジスタ制御回路４は、アドレスレジスタ制御信号４ａ
をアクティブ状態（アドレス値の入力が可能な状態）に
し（図２におけるアドレスレジスタ制御信号４ａのタイ
ミングチャートのポイントＢ〜ポイントＣ）、アドレス
レジスタＡＲ_Ｍ＋Ｋ１１に出力する。このとき、アクテ
ィブ状態にされたアドレスレジスタ制御信号４ａによ
り、アドレスレジスタＡＲ_Ｍ＋Ｋ１１はアクティブ状態
になる。

【００８７】次に、アクティブ状態にされたアドレスレ
ジスタＡＲ_Ｍ＋Ｋ１１にアドレス値を取り込むため、ア
クティブ状態にされたアドレスレジスタＡＲ_Ｍ＋Ｋ１１
にはコマンド及びアドレス入力制御クロック回路５から
コマンド及びアドレス入力制御クロック信号５ａがＬ回
入力される（図２におけるコマンド及びアドレス入力制
御クロック信号５ａのポイントＢ〜ポイントＣ）。ここ
で、入出力バッファ２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐには、コマ
ンド及びアドレス入力制御クロック信号５ａに同期し
て、読み出したいメモリセルのアドレス値をＬ回入力す
ると、アドレス値が取り込まれ、アドレスレジスタＡＲ
_Ｍ＋Ｋ１１には入出力バッファ２からアドレス値が取り
込まれる（図２におけるＩ／Ｏ_０〜Ｉ／Ｏ_Ｐのポイント
Ｂ〜ポイントＣ）。

【００８８】次いで、コマンドデコーダ８が出力する内
部コマンドは、テストモード信号１ａにより固定された
コマンド値に対応したものであり、カウンタＣ_Ｊ１０の
カウンタ値（アドレスレジスタＡＲ_Ｊ９に取り込まれた
アドレス値の数）も決定しているので、アドレスレジス
タＡＲ_Ｍ＋Ｋ１１にアドレス値が取り込まれた時点で、
アドレスデコーダ１２には全ての選択信号が決定され
る。これにより、アドレスデコーダ１２は、読み出し対
象となるメモリセルの選択が可能になる。

【００８９】次に、カウンタＣ_Ｊ１０には、アドレスレ
ジスタインクリメント制御クロック回路６から出力され
たアドレスレジスタインクリメント制御クロック信号６
ａが入力される（図２におけるアドレスレジスタインク
リメント制御クロック信号６ａのポイントＤ〜ポイント
Ｅ）。アドレスレジスタインクリメント制御クロック信
号６ａによりカウンタＣ_Ｊ１０をインクリメントさせた
とき、メモリセルは、シリアルアクセス可能なメモリ空
間の先頭アドレスから選択される。ここで、Ｉ／Ｏ_０〜
Ｉ／Ｏ_Ｐとして、選択されたメモリセルから記憶された
複数のデータが順に読み出される（図２におけるＩ／Ｏ
_０〜Ｉ／Ｏ_ＰのポイントＤ〜ポイントＥ）。

【００９０】これにより、実施の形態１に係るシリアル
アクセス機能付きアドレスマルチプレクサメモリのテス
ト方式では、Ｌ回のアドレスの入力サイクル数で選択し
たメモリセルのデータの読み出しが可能となる。従来の
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式では、コマンド値、アドレス値を全て決
定して入力しなければならないことから、（Ｎ＋Ｍ＋
Ｌ）回の入力サイクル数が必要であった。実施の形態１
に係るシリアルアクセス機能付きアドレスマルチプレク
サメモリのテスト方式によれば、（Ｎ＋Ｍ）回の入力サ
イクル数の削減とテスト時間の短縮ができる。

【００９１】以上の説明により、本実施の形態１に係る
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式によれば、テストモード信号１ａによ
り、コマンド及びアドレスがチップの内部で決定され、
コマンド及びアドレスの入力サイクル数が削減されるた
め、入力サイクルが簡素化される。本実施の形態１に係
るシリアルアクセス機能付きアドレスマルチプレクサメ
モリのテスト方式は、従来に比べて（Ｎ＋Ｍ）回の入力
サイクル数を削減できる。

【００９２】また、本実施の形態１に係るシリアルアク
セス機能付きアドレスマルチプレクサメモリのテスト方
式によれば、コマンド及びアドレスの入力サイクル時間
を省略できるため、読み出し時間が短縮される。本実施
の形態１に係るシリアルアクセス機能付きアドレスマル
チプレクサメモリのテスト方式は、コマンド及びアドレ
スの入力１サイクルに要する時間をｔ（ｎｓｅｃ）とす
ると、従来に比べて｛（Ｎ＋Ｍ）×ｔ｝ｎｓｅｃだけ読
み出し時間を短縮できる。

【００９３】また、本実施の形態１に係るシリアルアク
セス機能付きアドレスマルチプレクサメモリのテスト方
式によれば、入力サイクルが簡素化されることにより、
メモリセルをより単純なアクセス方法にて選択できるた
め、読み出しのテストパターンが簡素化される。本実施
の形態１に係るシリアルアクセス機能付きアドレスマル
チプレクサメモリのテスト方式は、メモリセルの耐久性
試験やＬＦＴ（Ｌｏｏｓｅ Ｆｕｎｃｔｉｏｎ Ｔｅｓ
ｔ）など、シリアルアクセス可能なメモリ空間の先頭番
地から順にシリアルアクセスする試験で特に有効であ
る。

【００９４】（実施の形態２）実施の形態１に係るシリ
アルアクセス機能付きアドレスマルチプレクサメモリの
テスト方式において、テスト回路１から出力されるテス
トモード信号１ａをコマンドレジスタＣＲ_Ｉ７とアドレ
スレジスタＡＲ_Ｊ９に出力することでメモリセルに記憶
された複数のデータをチップの内部で読み出している。
一方、実施の形態２に係るシリアルアクセス機能付きア
ドレスマルチプレクサメモリのテスト方式において、テ
スト回路から出力されるテストモード信号をコマンドレ
ジスタに出力せずにコマンドデコーダとアドレスレジス
タに出力することにより、メモリセルに記憶された複数
のデータをチップの内部で読み出すことでチップのサイ
ズを縮小化できる。

【００９５】実施の形態２に係るシリアルアクセス機能
付きアドレスマルチプレクサメモリのテスト方式につい
て図４を参照して説明する。但し、実施の形態２に係る
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式の動作を示すタイミングチャートについ
ては、実施の形態１と同様であるため説明を省略する。

【００９６】図４は、本実施の形態２に係るシリアルア
クセス機能付きアドレスマルチプレクサメモリのテスト
方式を示すブロック図である。

【００９７】図４に示されるように、実施の形態２に係
るシリアルアクセス機能付きアドレスマルチプレクサメ
モリは、メモリセルに記憶された複数のデータをチップ
の内部で読み出すものである。実施の形態２に係るシリ
アルアクセス機能付きアドレスマルチプレクサメモリ
は、テスト回路２１、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（Ｐは任意の
定数）の入出力バッファ２２（又は、単に入出力バッフ
ァ２２）、コマンドレジスタ制御回路２３、アドレスレ
ジスタ制御回路２４、コマンド及びアドレス入力制御ク
ロック回路２５、アドレスレジスタインクリメント制御
クロック回路２６、コマンド制御部３５、アドレス制御
部３６、記憶部３７、メモリセルアレイ３３から構成さ
れている。

【００９８】コマンド制御部３５は、コマンドレジスタ
ＣＲ_Ｉ２７（Ｉ＝１〜Ｎ）から構成されている。ここ
で、Ｎは任意の整数である。コマンド制御部３５は、複
数のコマンドを入力し、メモリセルのテストを行うテス
トモードにおいて、入力されたコマンドを保持してコマ
ンドの入力を拒否するようにコマンドを制御する。

【００９９】アドレス制御部３６は、アドレスレジスタ
ＡＲ_Ｊ２９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲ
_Ｍ＋Ｋ３１（Ｋ＝１〜Ｌ）から構成されている。ここ
で、Ｌ、Ｍは任意の整数である。アドレス制御部３６
は、複数のアドレスを入力し、テストモードにおいて、
入力されたアドレスを保持してアドレスの入力を拒否す
るようにアドレスを制御する。

【０１００】記憶部３７は、コマンドデコーダ２８、カ
ウンタＣ_Ｊ３０（Ｊ＝１〜Ｍ）、アドレスデコーダ３２
から構成されている。ここで、Ｍは任意の整数である。
記憶部３７は、コマンド制御部３５から出力されたコマ
ンドとアドレス制御部３６から出力されたアドレスとに
基づいて、複数のデータを連続的に読み出す。

【０１０１】メモリセルアレイ３３は、ビット線及びワ
ード線の交点にマトリクス状に配置され、データを記憶
するメモリセルを有する。

【０１０２】入出力バッファ２２には、入出力信号であ
る信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（または、Ｉ／Ｏ_０〜Ｉ／Ｏ
_Ｐと称す）が入力される。信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐに
は、入力信号であるコマンドに対応するＮ個のコマンド
値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）
個のアドレス値と、出力信号である出力データ（メモリ
セルに記憶されたデータ）とが含まれる。Ｎ個のコマン
ド値を含むＩ／Ｏ_０〜Ｉ／Ｏ_Ｐの第１コマンド値〜第Ｎ
コマンド値は、コマンド値の順番（１〜Ｎ）に対応する
コマンドレジスタＣＲ_１２７〜コマンドレジスタＣＲ_Ｎ
２７に出力される。また、Ｍ個のアドレス値を含むＩ／
Ｏ_０〜Ｉ／Ｏ_Ｐの第１アドレス値〜第Ｍアドレス値は、
アドレス値の順番（１〜Ｍ）に対応するアドレスレジス
タＡＲ_１２９〜アドレスレジスタＡＲ_Ｍ２９に出力され
る。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ_０〜
Ｉ／Ｏ_Ｐの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値
は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対
応するアドレスレジスタＡＲ_{Ｍ ＋１}３１〜アドレスレジ
スタＡＲ_Ｍ＋Ｌ３１に出力される。

【０１０３】コマンドレジスタ制御回路２３は、コマン
ドレジスタＣＲ_Ｉ２７が入出力バッファ２２からコマン
ド値を取り込む準備をする（コマンド値の入力許可状
態）ための許可信号であるコマンドレジスタ制御信号２
３ａを設定し、コマンドレジスタＣＲ_１２７〜コマンド
レジスタＣＲ_Ｎ２７に出力する。

【０１０４】アドレスレジスタ制御回路２４は、アドレ
スレジスタＡＲ_Ｊ２９、アドレスレジスタＡＲ_Ｍ＋Ｋ３
１が入出力バッファ２２からアドレス値を取り込む準備
をする（アドレス値の入力許可状態）ための許可信号で
あるアドレスレジスタ制御信号２４ａを設定し、アドレ
スレジスタＡＲ_１２９〜アドレスレジスタＡＲ_Ｍ２９、
アドレスレジスタＡＲ_Ｍ＋１３１〜アドレスレジスタＡ
Ｒ_Ｍ＋Ｌ３１に出力する。

【０１０５】コマンド及びアドレス入力制御クロック回
路２５は、コマンドレジスタＣＲ_Ｉ２７が入出力バッフ
ァ２２からコマンド値を、アドレスレジスタＡＲ_Ｊ２９
及びアドレスレジスタＡＲ_Ｍ＋Ｋ３１が入出力バッファ
２２からアドレス値を取り込むための制御信号であるコ
マンド及びアドレス入力制御クロック信号２５ａを設定
する。コマンド及びアドレス入力制御クロック信号２５
ａは、コマンド及びアドレス入力制御クロック回路５に
よりコマンドレジスタＣＲ_１７〜コマンドレジスタＣＲ
_Ｎ２７、アドレスレジスタＡＲ_１２９〜アドレスレジス
タＡＲ_Ｍ２９、アドレスレジスタＡＲ_Ｍ＋１３１〜アド
レスレジスタＡＲ_Ｍ＋Ｌ３１に出力される。

【０１０６】アドレスレジスタインクリメント制御クロ
ック回路２６は、メモリセルアレイ３３から特定のメモ
リセルを選択するためのアドレスレジスタインクリメン
ト制御クロック信号２６ａを設定し、カウンタＣ_１３０
〜カウンタＣ_Ｍ３０に出力する。

【０１０７】テスト回路２１は、メモリセルのテストを
行うためのテストモード信号２１ａを設定する。このテ
ストモード信号２１ａは、テスト回路２１によりアクテ
ィブ状態にして、コマンドレジスタＣＲ_１２７〜コマン
ドレジスタＣＲ_Ｎ２７からコマンドデコーダ２８に出力
されたコマンド値、アドレスレジスタＡＲ_１２９〜アド
レスレジスタＡＲ_Ｍ２９に取り込まれたアドレス値を保
持（固定）させるための信号である。テストモード信号
２１ａは、コマンドレジスタＣＲ_１２７〜コマンドレジ
スタＣＲ_Ｎ２７、アドレスレジスタＡＲ_１２９〜アドレ
スレジスタＡＲ _Ｍ２９に出力される。

【０１０８】コマンドレジスタＣＲ_Ｉ２７は、上述した
ように、コマンドレジスタＣＲ_１２７〜コマンドレジス
タＣＲ_Ｎ２７を有している。コマンドレジスタＣＲ_Ｉ２
７は、コマンドレジスタ制御回路２３から出力されたコ
マンドレジスタ制御信号２３ａにより、入出力バッファ
２２からのコマンド値を取り込むための入力許可状態に
なる。入力許可状態にあるコマンドレジスタＣＲ_Ｉ２７
には、コマンド及びアドレス入力制御クロック回路２５
から出力されたコマンド及びアドレス入力制御クロック
信号２５ａにより、入出力バッファ２２からコマンド値
が取り込まれる。ここで、コマンドレジスタＣＲ_１２７
に第１コマンド値、コマンドレジスタＣＲ_２２７に第２
コマンド値、…、コマンドレジスタＣＲ_Ｎ２７に第Ｎコ
マンド値が取り込まれる。取り込まれた第１コマンド値
〜第Ｎコマンド値は、コマンドデコーダ２８に出力され
る。

【０１０９】アドレスレジスタＡＲ_Ｊ２９は、上述した
ように、アドレスレジスタＡＲ_１２９〜アドレスレジス
タＡＲ_Ｍ２９を有している。アドレスレジスタＡＲ_Ｊ２
９は、アドレスレジスタ制御回路２４から出力されたア
ドレスレジスタ制御信号２４ａにより、入出力バッファ
２２からのアドレス値を取り込むための入力許可状態に
なる。入力許可状態にあるアドレスレジスタＡＲ_Ｊ２９
には、コマンド及びアドレス入力制御クロック回路２５
から出力されたコマンド及びアドレス入力制御クロック
信号２５ａにより、入出力バッファ２２からアドレス値
が取り込まれる。アドレスレジスタＡＲ_Ｊ２９には、テ
スト回路２１からテストモード信号２１ａが入力され
る。ここで、テストモード信号２１ａがアクティブ状態
でないとき、アドレスレジスタＡＲ_１２９に第１アドレ
ス値、アドレスレジスタＡＲ_２２９に第２アドレス値、
…、アドレスレジスタＡＲ_Ｍ２９に第Ｍアドレス値が取
り込まれる。取り込まれた第１アドレス値〜第Ｍアドレ
ス値は、アドレス値の順番（１〜Ｍ）に対応するＣ_１３
０〜カウンタＣ_Ｍ３０に出力される。また、テスト回路
２１によりテストモード信号２１ａがアクティブ状態で
あるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容に関係なく、アド
レスレジスタＡＲ_Ｊ２９は、取り込まれた第１アドレス
値〜第Ｍアドレス値を保持（固定）する。即ち、第１ア
ドレス値〜第Ｍアドレス値を固定することで入出力バッ
ファ２２からの入力（取り込み）を拒否し、従来では入
力が必要であった第１アドレス値〜第Ｍアドレス値の入
力が不要になる。固定された第１アドレス値〜第Ｍアド
レス値は、アドレス値の順番（１〜Ｍ）に対応するＣ_１
３０〜カウンタＣ_Ｍ３０に出力される。

【０１１０】アドレスレジスタＡＲ_Ｍ＋Ｋ３１は、上述
したように、アドレスレジスタＡＲ _Ｍ＋１３１〜アドレ
スレジスタＡＲ_Ｍ＋Ｌ３１を有している。アドレスレジ
スタＡＲ_Ｍ＋Ｋ３１は、アドレスレジスタ制御回路２４
から出力されたアドレスレジスタ制御信号２４ａによ
り、入出力バッファ２２からのアドレス値を取り込むた
めの入力許可状態になる。入力許可状態にあるアドレス
レジスタＡＲ_Ｍ＋Ｋ３１には、コマンド及びアドレス入
力制御クロック回路２５から出力されたコマンド及びア
ドレス入力制御クロック信号２５ａにより、入出力バッ
ファ２２からアドレス値が取り込まれる。ここで、アド
レスレジスタＡＲ_Ｍ＋１３１に第Ｍ＋１アドレス値、ア
ドレスレジスタＡＲ_Ｍ＋２３１に第Ｍ＋２アドレス値、
…、アドレスレジスタＡＲ_Ｍ＋Ｋ３１に第Ｍ＋Ｋアドレ
ス値が取り込まれる。取り込まれた第Ｍ＋１アドレス値
〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ３２に出力
される。

【０１１１】コマンドデコーダ２８は、コマンドレジス
タＣＲ_Ｉ２７からＮ個のコマンド値を入力し、チップの
内部の動作を決める内部コマンドを決定する回路であ
る。シリアルアクセス機能付きアドレスマルチプレクサ
メモリのテスト方式は、決定された内部コマンドによ
り、メモリセルの読み出しが可能となる。また、コマン
ドデコーダ２８には、テスト回路２１から出力されるテ
ストモード信号２１ａが入力される。テストモード信号
２１ａがアクティブ状態でないとき、コマンドデコーダ
２８には、コマンドレジスタＣＲ_１２７から第１コマン
ド値、コマンドレジスタＣＲ_２２７から第２コマンド
値、…、コマンドレジスタＣＲ_Ｎ２７から第Ｎコマンド
値が入力される。コマンドデコーダ２８は、入力された
第１コマンド値、第２コマンド値、…、第Ｎコマンド値
に基づいて内部コマンドを決定し、決定された内部コマ
ンドをカウンタＣ_１３０〜カウンタＣ_Ｍ３０に出力す
る。また、テスト回路２１によりテストモード信号２１
ａがアクティブ状態であるとき、コマンドデコーダ２８
は、コマンドレジスタＣＲ_Ｉ２７からのコマンド値の入
力を無効にし、強制的にメモリセルを読み出すことがで
きる内部コマンドを決定し、決定された内部コマンドを
カウンタＣ_１３０〜カウンタＣ_Ｍ３０に出力する。

【０１１２】カウンタＣ_Ｊ３０は、上述したように、カ
ウンタＣ_１３０〜カウンタＣ_Ｍ３０を有している。カウ
ンタＣ_Ｊ３０は、アドレスレジスタＡＲ_Ｊ２９から出力
されたアドレス値と、コマンドデコーダ２８から出力さ
れた内部コマンドとが入力される。ここで、カウンタＣ
_１３０に第１アドレス値、カウンタＣ_２３０に第２アド
レス値、…、カウンタＣ_Ｍ３０に第Ｍアドレス値が入力
される。カウンタＣ_Ｊ３０は、入力されたアドレス値、
入力された内部コマンドに基づいて、アドレスデコーダ
３２がメモリセルアレイ３３から特定のメモリセルを選
択するための選択信号を決定する。ここで、カウンタＣ
_１３０は第１アドレス値と内部コマンドから第１選択信
号、カウンタＣ_２３０は第２アドレス値と内部コマンド
から第２選択信号、…、カウンタＣ_Ｍ３０は第Ｍアドレ
ス値と内部コマンドから第Ｍ選択信号を決定する。カウ
ンタＣ_Ｊ３０は、アドレスレジスタインクリメント制御
クロック回路２６から出力されたアドレスレジスタイン
クリメント制御クロック信号２６ａに応答して、決定さ
れた第１選択信号、第２選択信号、…、第Ｍ選択信号を
アドレスデコーダ３２に出力する。

【０１１３】アドレスデコーダ３２は、カウンタＣ_Ｊ３
０から出力された選択信号（第１選択信号、第２選択信
号、…、第Ｍ選択信号）とアドレスレジスタＡＲ_Ｍ＋Ｋ
１１から出力されたアドレス値（第Ｍ＋１アドレス値、
第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力
する。アドレスデコーダ３２は、選択信号に応答して、
メモリセルアレイ３３から対象となるメモリセルを選択
し、選択されたメモリセルに記憶された複数のデータを
連続的に読み出す。読み出されたデータは、アドレスレ
ジスタＡＲ_Ｍ＋Ｋ３１に取り込まれ、入出力バッファ２
２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐに出力される。

【０１１４】これにより、実施の形態２に係るシリアル
アクセス機能付きアドレスマルチプレクサメモリのテス
ト方式は、テスト回路から出力されるテストモード信号
１ａをコマンドレジスタＣＲ_１２７〜コマンドレジスタ
ＣＲ_Ｎ２７に出力する必要がなく、コマンドデコーダ２
８とアドレスレジスタＡＲ_１２９〜アドレスレジスタＡ
Ｒ_Ｍ２９に出力することにより、メモリセルに記憶され
た複数のデータをチップの内部で読み出すことができ
る。また、実施の形態２に係るシリアルアクセス機能付
きアドレスマルチプレクサメモリのテスト方式は、テス
トモード信号１ａの負荷が大幅に軽減され、テストモー
ド信号１ａをＮ個のコマンドレジスタＣＲ _Ｎ２７へ出力
するための信号線の引き回しも不要になり、チップのサ
イズを縮小化できる。

【０１１５】以上の説明により、本実施の形態２に係る
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式によれば、実施の形態１の効果に加え
て、チップのサイズを縮小化できる。

【０１１６】（実施の形態３）実施の形態１に係るシリ
アルアクセス機能付きアドレスマルチプレクサメモリの
テスト方式において、テスト回路１から出力されるテス
トモード信号１ａをＮ個のコマンドレジスタＣＲ_Ｉ７と
Ｍ個のアドレスレジスタＡＲ_Ｊ９に出力することでメモ
リセルに記憶された複数のデータをチップの内部で読み
出している。一方、実施の形態３に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
において、テスト回路から出力されるテストモード信号
をＮ個のコマンドレジスタとＭ個のアドレスレジスタに
だけ出力するのではなく、Ｎ個のコマンドレジスタ、Ｍ
個のアドレスレジスタ、（Ｍ＋Ｌ）個のアドレスレジス
タに出力することにより、メモリセルに記憶された複数
のデータをチップの内部で読み出すことで読み出し時間
を更に短縮できる。

【０１１７】図５は、本実施の形態３に係るシリアルア
クセス機能付きアドレスマルチプレクサメモリのテスト
方式を示すブロック図である。

【０１１８】図５に示されるように、実施の形態３に係
るシリアルアクセス機能付きアドレスマルチプレクサメ
モリは、メモリセルに記憶された複数のデータをチップ
の内部で読み出すものである。実施の形態３に係るシリ
アルアクセス機能付きアドレスマルチプレクサメモリ
は、テスト回路４１、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（Ｐは任意の
定数）の入出力バッファ４２（又は、単に入出力バッフ
ァ４２）、コマンドレジスタ制御回路４３、アドレスレ
ジスタ制御回路４４、コマンド及びアドレス入力制御ク
ロック回路４５、アドレスレジスタインクリメント制御
クロック回路４６、コマンド制御部５５、アドレス制御
部５６、記憶部５７、メモリセルアレイ５３から構成さ
れている。

【０１１９】コマンド制御部５５は、コマンドレジスタ
ＣＲ_Ｉ４７（Ｉ＝１〜Ｎ）から構成されている。ここ
で、Ｎは任意の整数である。コマンド制御部５５は、複
数のコマンドを入力し、メモリセルのテストを行うテス
トモードにおいて、入力されたコマンドを保持してコマ
ンドの入力を拒否するようにコマンドを制御する。

【０１２０】アドレス制御部５６は、アドレスレジスタ
ＡＲ_Ｊ４９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲ
_Ｍ＋Ｋ５１（Ｋ＝１〜Ｌ）から構成されている。ここ
で、Ｌ、Ｍは任意の整数である。アドレス制御部５６
は、複数のアドレスを入力し、テストモードにおいて、
入力されたアドレスを保持してアドレスの入力を拒否す
るようにアドレスを制御する。

【０１２１】記憶部５７は、コマンドデコーダ４８、カ
ウンタＣ_Ｊ５０（Ｊ＝１〜Ｍ）、アドレスデコーダ５２
から構成されている。ここで、Ｍは任意の整数である。
記憶部１７は、コマンド制御部５５から出力されたコマ
ンドとアドレス制御部５６から出力されたアドレスとに
基づいて、複数のデータを連続的に読み出す。

【０１２２】メモリセルアレイ５３は、ビット線及びワ
ード線の交点にマトリクス状に配置され、データを記憶
するメモリセルを有する。

【０１２３】入出力バッファ４２には、入出力信号であ
る信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐ（または、Ｉ／Ｏ_０〜Ｉ／Ｏ
_Ｐと称す）が入力される。信号Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐに
は、入力信号であるコマンドに対応するＮ個のコマンド
値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）
個のアドレス値と、出力信号である出力データ（メモリ
セルに記憶されたデータ）とが含まれる。Ｎ個のコマン
ド値を含むＩ／Ｏ_０〜Ｉ／Ｏ_Ｐの第１コマンド値〜第Ｎ
コマンド値は、コマンド値の順番（１〜Ｎ）に対応する
コマンドレジスタＣＲ_１４７〜コマンドレジスタＣＲ_Ｎ
４７に出力される。また、Ｍ個のアドレス値を含むＩ／
Ｏ_０〜Ｉ／Ｏ_Ｐの第１アドレス値〜第Ｍアドレス値は、
アドレス値の順番（１〜Ｍ）に対応するアドレスレジス
タＡＲ_１４９〜アドレスレジスタＡＲ_Ｍ４９に出力され
る。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ_０〜
Ｉ／Ｏ_Ｐの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値
は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対
応するアドレスレジスタＡＲ_{Ｍ ＋１}５１〜アドレスレジ
スタＡＲ_Ｍ＋Ｌ５１に出力される。

【０１２４】コマンドレジスタ制御回路４３は、コマン
ドレジスタＣＲ_Ｉ４７が入出力バッファ４２からコマン
ド値を取り込む準備をする（コマンド値の入力許可状
態）ための許可信号であるコマンドレジスタ制御信号４
３ａを設定し、コマンドレジスタＣＲ_１４７〜コマンド
レジスタＣＲ_Ｎ４７に出力する。

【０１２５】アドレスレジスタ制御回路４４は、アドレ
スレジスタＡＲ_Ｊ４９、アドレスレジスタＡＲ_Ｍ＋Ｋ５
１が入出力バッファ４２からアドレス値を取り込む準備
をする（アドレス値の入力許可状態）ための許可信号で
あるアドレスレジスタ制御信号４４ａを設定し、アドレ
スレジスタＡＲ_１４９〜アドレスレジスタＡＲ_Ｍ４９、
アドレスレジスタＡＲ_Ｍ＋１５１〜アドレスレジスタＡ
Ｒ_Ｍ＋Ｌ５１に出力する。

【０１２６】コマンド及びアドレス入力制御クロック回
路４５は、コマンドレジスタＣＲ_Ｉ４７が入出力バッフ
ァ４２からコマンド値を、アドレスレジスタＡＲ_Ｊ４９
及びアドレスレジスタＡＲ_Ｍ＋Ｋ５１が入出力バッファ
４２からアドレス値を取り込むための制御信号であるコ
マンド及びアドレス入力制御クロック信号４５ａを設定
する。コマンド及びアドレス入力制御クロック信号４５
ａは、コマンド及びアドレス入力制御クロック回路４５
によりコマンドレジスタＣＲ_１４７〜コマンドレジスタ
ＣＲ_Ｎ４７、アドレスレジスタＡＲ_１４９〜アドレスレ
ジスタＡＲ_Ｍ４９、アドレスレジスタＡＲ_Ｍ＋１５１〜
アドレスレジスタＡＲ_Ｍ＋Ｌ５１に出力される。

【０１２７】アドレスレジスタインクリメント制御クロ
ック回路４６は、メモリセルアレイ５３から特定のメモ
リセルを選択するためのアドレスレジスタインクリメン
ト制御クロック信号４６ａを設定し、カウンタＣ_１５０
〜カウンタＣ_Ｍ５０に出力する。

【０１２８】テスト回路４１は、メモリセルのテストを
行うためのテストモード信号４１ａを設定する。このテ
ストモード信号４１ａは、テスト回路４１によりアクテ
ィブ状態にして、コマンドレジスタＣＲ_１４７〜コマン
ドレジスタＣＲ_Ｎ４７に取り込まれたコマンド値、アド
レスレジスタＡＲ_１４９〜アドレスレジスタＡＲ_Ｍ４９
に取り込まれたアドレス値、アドレスレジスタＡＲ
_Ｍ＋１５１〜アドレスレジスタＡＲ_Ｍ＋Ｌ５１に取り込
まれたアドレス値を保持（固定）させるための信号であ
る。テストモード信号４１ａは、コマンドレジスタＣＲ
_１４７〜コマンドレジスタＣＲ_Ｎ４７、アドレスレジス
タＡＲ_１４９〜アドレスレジスタＡＲ_Ｍ４９、アドレス
レジスタＡＲ_Ｍ＋１５１〜アドレスレジスタＡＲ_Ｍ＋Ｌ
５１に出力される。

【０１２９】コマンドレジスタＣＲ_Ｉ４７は、上述した
ように、コマンドレジスタＣＲ_１４７〜コマンドレジス
タＣＲ_Ｎ４７を有している。コマンドレジスタＣＲ_Ｉ４
７は、コマンドレジスタ制御回路４３から出力されたコ
マンドレジスタ制御信号４３ａにより、入出力バッファ
４２からのコマンド値を取り込むための入力許可状態に
なる。入力許可状態にあるコマンドレジスタＣＲ_Ｉ４７
には、コマンド及びアドレス入力制御クロック回路４５
から出力されたコマンド及びアドレス入力制御クロック
信号４５ａにより、入出力バッファ４２からコマンド値
が取り込まれる。また、コマンドレジスタＣＲ_Ｉ４７に
は、テスト回路４１からテストモード信号４１ａが入力
される。ここで、テストモード信号４１ａがアクティブ
状態でないとき、コマンドレジスタＣＲ_１４７に第１コ
マンド値、コマンドレジスタＣＲ _２４７に第２コマンド
値、…、コマンドレジスタＣＲ_Ｎ４７に第Ｎコマンド値
が取り込まれる。取り込まれた第１コマンド値〜第Ｎコ
マンド値は、コマンドデコーダ４８に出力される。ま
た、テスト回路４１によりテストモード信号４１ａがア
クティブ状態であるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容に
関係なく、コマンドレジスタＣＲ_１４７は、取り込まれ
た第１コマンド値〜第Ｎコマンド値を保持（固定）す
る。即ち、第１コマンド値〜第Ｎコマンド値を固定する
ことで入出力バッファ４２からの入力（取り込み）を拒
否し、従来では入力が必要であった第１コマンド値〜第
Ｎコマンド値の入力が不要になる。固定された第１コマ
ンド値〜第Ｎコマンド値は、コマンドデコーダ４８に出
力される。

【０１３０】アドレスレジスタＡＲ_Ｊ４９は、上述した
ように、アドレスレジスタＡＲ_１４９〜アドレスレジス
タＡＲ_Ｍ４９を有している。アドレスレジスタＡＲ_Ｊ４
９は、アドレスレジスタ制御回路４４から出力されたア
ドレスレジスタ制御信号４４ａにより、入出力バッファ
４２からのアドレス値を取り込むための入力許可状態に
なる。入力許可状態にあるアドレスレジスタＡＲ_Ｊ４９
には、コマンド及びアドレス入力制御クロック回路４５
から出力されたコマンド及びアドレス入力制御クロック
信号４５ａにより、入出力バッファ４２からアドレス値
が取り込まれる。アドレスレジスタＡＲ_Ｊ４９には、テ
スト回路４１からテストモード信号４１ａが入力され
る。ここで、テストモード信号４１ａがアクティブ状態
でないとき、アドレスレジスタＡＲ_１４９に第１アドレ
ス値、アドレスレジスタＡＲ_２４９に第２アドレス値、
…、アドレスレジスタＡＲ_Ｍ４９に第Ｍアドレス値が取
り込まれる。取り込まれた第１アドレス値〜第Ｍアドレ
ス値は、アドレス値の順番（１〜Ｍ）に対応するＣ_１５
０〜カウンタＣ_Ｍ５０に出力される。また、テスト回路
４１によりテストモード信号４１ａがアクティブ状態で
あるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容に関係なく、アド
レスレジスタＡＲ_Ｊ４９は、取り込まれた第１アドレス
値〜第Ｍアドレス値を保持（固定）する。即ち、第１ア
ドレス値〜第Ｍアドレス値を固定することで入出力バッ
ファ４２からの入力（取り込み）を拒否し、従来では入
力が必要であった第１アドレス値〜第Ｍアドレス値の入
力が不要になる。固定された第１アドレス値〜第Ｍアド
レス値は、アドレス値の順番（１〜Ｍ）に対応するＣ_１
５０〜カウンタＣ_Ｍ５０に出力される。

【０１３１】アドレスレジスタＡＲ_Ｍ＋Ｋ５１は、上述
したように、アドレスレジスタＡＲ _Ｍ＋１５１〜アドレ
スレジスタＡＲ_Ｍ＋Ｌ５１を有している。アドレスレジ
スタＡＲ_Ｍ＋Ｋ５１は、アドレスレジスタ制御回路４４
から出力されたアドレスレジスタ制御信号４４ａによ
り、入出力バッファ４２からのアドレス値を取り込むた
めの入力許可状態になる。入力許可状態にあるアドレス
レジスタＡＲ_Ｍ＋Ｋ５１には、コマンド及びアドレス入
力制御クロック回路４５から出力されたコマンド及びア
ドレス入力制御クロック信号４５ａにより、入出力バッ
ファ４２からアドレス値が取り込まれる。アドレスレジ
スタＡＲ_Ｍ＋Ｋ５１には、テスト回路４１からテストモ
ード信号４１ａが入力される。ここで、テストモード信
号４１ａがアクティブ状態でないとき、アドレスレジス
タＡＲ_Ｍ＋１５１に第Ｍ＋１アドレス値、アドレスレジ
スタＡＲ_Ｍ＋２５１に第Ｍ＋２アドレス値、…、アドレ
スレジスタＡＲ_Ｍ＋Ｋ５１に第Ｍ＋Ｋアドレス値が取り
込まれる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌ
アドレス値は、アドレスデコーダ５２に出力される。ま
た、テスト回路４１によりテストモード信号４１ａがア
クティブ状態であるとき、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐの内容に
関係なく、アドレスレジスタＡＲ_Ｍ＋Ｋ５１は、取り込
まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値を保持
（固定）する。即ち、第Ｍ＋１アドレス値〜第Ｍ＋Ｌア
ドレス値を固定することで入出力バッファ４２からの入
力（取り込み）を拒否し、従来では入力が必要であった
第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値の入力が不要
になる。固定された第Ｍ＋１アドレス値〜第Ｍ＋Ｌアド
レス値は、アドレスデコーダ５２に出力される。

【０１３２】コマンドデコーダ４８は、コマンドレジス
タＣＲ_Ｉ４７からＮ個のコマンド値を入力し、チップの
内部の動作を決める内部コマンドを決定する回路であ
る。シリアルアクセス機能付きアドレスマルチプレクサ
メモリのテスト方式は、決定された内部コマンドによ
り、メモリセルの読み出しが可能となる。このコマンド
デコーダ４８には、コマンドレジスタＣＲ_１４７から第
１コマンド値、コマンドレジスタＣＲ_２４７から第２コ
マンド値、…、コマンドレジスタＣＲ_Ｎ４７から第Ｎコ
マンド値が入力される。コマンドデコーダ４８は、入力
された第１コマンド値、第２コマンド値、…、第Ｎコマ
ンド値に基づいて内部コマンドを決定し、決定された内
部コマンドをカウンタＣ_１５０〜カウンタＣ_Ｍ５０に出
力する。

【０１３３】カウンタＣ_Ｊ５０は、上述したように、カ
ウンタＣ_１５０〜カウンタＣ_Ｍ５０を有している。カウ
ンタＣ_Ｊ５０は、アドレスレジスタＡＲ_Ｊ４９から出力
されたアドレス値と、コマンドデコーダ４８から出力さ
れた内部コマンドとが入力される。ここで、カウンタＣ
_１５０に第１アドレス値、カウンタＣ_２５０に第２アド
レス値、…、カウンタＣ_Ｍ５０に第Ｍアドレス値が入力
される。カウンタＣ_Ｊ５０は、入力されたアドレス値、
入力された内部コマンドに基づいて、アドレスデコーダ
５２がメモリセルアレイ５３から特定のメモリセルを選
択するための選択信号を決定する。ここで、カウンタＣ
_１５０は第１アドレス値と内部コマンドから第１選択信
号、カウンタＣ_２５０は第２アドレス値と内部コマンド
から第２選択信号、…、カウンタＣ_Ｍ５０は第Ｍアドレ
ス値と内部コマンドから第Ｍ選択信号を決定する。カウ
ンタＣ_Ｊ５０は、アドレスレジスタインクリメント制御
クロック回路４６から出力されたアドレスレジスタイン
クリメント制御クロック信号４６ａに応答して、決定さ
れた第１選択信号、第２選択信号、…、第Ｍ選択信号を
アドレスデコーダ５２に出力する。

【０１３４】アドレスデコーダ５２は、カウンタＣ_Ｊ５
０から出力された選択信号（第１選択信号、第２選択信
号、…、第Ｍ選択信号）とアドレスレジスタＡＲ_Ｍ＋Ｋ
５１から出力されたアドレス値（第Ｍ＋１アドレス値、
第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力
する。アドレスデコーダ５２は、選択信号に応答して、
メモリセルアレイ５３から対象となるメモリセルを選択
し、選択されたメモリセルに記憶された複数のデータを
連続的に読み出す。読み出されたデータは、アドレスレ
ジスタＡＲ_Ｍ＋Ｋ５１に取り込まれ、入出力バッファ４
２のＩ／Ｏ_０〜Ｉ／Ｏ_Ｐに出力される。

【０１３５】これにより、実施の形態３に係るシリアル
アクセス機能付きアドレスマルチプレクサメモリのテス
ト方式は、テスト回路４１から出力されるテストモード
信号４１ａをＮ個のコマンドレジスタＣＲ_Ｉ４７とＭ個
のアドレスレジスタＡＲ_Ｊ４９にだけ出力するのではな
く、Ｎ個のコマンドレジスタＣＲ_Ｉ４７、Ｍ個のアドレ
スレジスタＡＲ_Ｊ４９、（Ｍ＋Ｌ）個のアドレスレジス
タＡＲ_Ｍ＋Ｋ５１に出力することにより、メモリセルに
記憶された複数のデータをチップの内部で読み出すこと
で読み出し時間を更に短縮できる。

【０１３６】次に、実施の形態３に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
の動作について、図６を参照して説明する。但し、実施
の形態３に係るシリアルアクセス機能付きアドレスマル
チプレクサメモリのテスト方式の動作を示すフローチャ
ートについては、実施の形態１と同様である。

【０１３７】図６は、本実施の形態３に係るアドレスマ
ルチプレクサの動作を示すタイミングチャートである。

【０１３８】まず、テスト回路４１は、テストモード信
号４１ａをアクティブ状態にする（図６におけるテスト
モード信号４１ａのタイミングチャートのポイント
Ｈ）。

【０１３９】次に、コマンドレジスタＣＲ_Ｉ４７に取り
込まれたコマンド値、アドレスレジスタＡＲ_Ｊ４９に取
り込まれたアドレス値、アドレスレジスタＡＲ_Ｍ＋Ｋ５
１に取り込まれたアドレス値は、アクティブ状態された
テストモード信号４１ａにより固定される。この固定さ
れたコマンド値及びアドレス値は、Ｉ／Ｏ_０〜Ｉ／Ｏ _Ｐ
のいかなる入力にも影響を受けず、テストモード信号４
１ａにのみ制御される値である。

【０１４０】次いで、テストモード信号４１ａにより固
定されたコマンド値には、コマンドデコーダ４８により
内部コマンドが決定される。

【０１４１】テストモード信号４１ａにより固定された
アドレス値は、シリアルアクセス可能なメモリ空間の先
頭アドレスである。また、カウンタＣ_Ｊ５０は、アドレ
スレジスタＡＲ_Ｊ４９に取り込まれたアドレス値がシリ
アルアクセス可能なメモリ空間の先頭アドレスに固定さ
れることにより、シリアルアクセス可能なメモリ空間の
先頭アドレスにセット（指定）される。

【０１４２】次いで、コマンドデコーダ４８が出力する
内部コマンドは、テストモード信号４１ａにより固定さ
れたコマンド値に対応したものであり、カウンタＣ_Ｊ５
０のカウンタ値（アドレスレジスタＡＲ_Ｊ４９に取り込
まれたアドレス値の数）も決定しているので、アドレス
レジスタＡＲ_Ｍ＋Ｋ５１のアドレス値が固定された時点
で、アドレスデコーダ５２には全ての入力が決定され
る。これにより、アドレスデコーダ５２は、読み出し対
象となるメモリセルの選択が可能になる。

【０１４３】次に、カウンタＣ_Ｊ５０には、アドレスレ
ジスタインクリメント制御クロック回路４６から出力さ
れたアドレスレジスタインクリメント制御クロック信号
４６ａが入力される（図６におけるアドレスレジスタイ
ンクリメント制御クロック信号４６ａのポイントＪ〜ポ
イントＫ）。アドレスレジスタインクリメント制御クロ
ック信号４６ａによりカウンタＣ_Ｊ５０をインクリメン
トさせたとき、メモリセルは、シリアルアクセス可能な
メモリ空間の先頭アドレスから選択される。ここで、Ｉ
／Ｏ_０〜Ｉ／Ｏ_Ｐとして、選択されたメモリセルから記
憶された複数のデータが順に読み出される（図６におけ
るＩ／Ｏ_０〜Ｉ／Ｏ_ＰのポイントＪ〜ポイントＫ）。

【０１４４】これにより、テストモード信号４１ａによ
り、Ｎ個のコマンドレジスタＣＲ_Ｉ４７はコマンド値が
固定され、Ｍ個のアドレスレジスタＡＲ_Ｊ４９、（Ｍ＋
Ｌ）個のアドレスレジスタＡＲ_Ｍ＋Ｋ５１はアドレス値
が固定されるので、Ｉ／Ｏ_０〜Ｉ／Ｏ_Ｐのいかなる入力
も無効となる。即ち、実施の形態３に係るシリアルアク
セス機能付きアドレスマルチプレクサメモリのテスト方
式は、テストモード信号４１ａをアクティブ状態にする
と、コマンドレジスタＣＲ_Ｉ４７のコマンド値、アドレ
スレジスタＡＲ_Ｊ４９、アドレスレジスタＡＲ_Ｍ＋Ｋ５
１のアドレス値は決定されるので、Ｎ個のコマンドレジ
スタＣＲ_Ｉ４７、Ｍ個のアドレスレジスタＡＲ_Ｊ４９、
（Ｍ＋Ｌ）個のアドレスレジスタＡＲ_Ｍ＋Ｋ５１へのＩ
／Ｏ_０〜Ｉ／Ｏ_Ｐの入力が不要となる。実施の形態３に
係るシリアルアクセス機能付きアドレスマルチプレクサ
メモリのテスト方式は、コマンド及びアドレスの入力１
サイクルに要する時間をｔ（ｎｓｅｃ）とすると、従来
に比べて｛（Ｎ＋Ｍ＋Ｌ）×ｔ｝ｎｓｅｃだけ読み出し
時間を短縮できる。

【０１４５】以上の説明により、本実施の形態３に係る
シリアルアクセス機能付きアドレスマルチプレクサメモ
リのテスト方式によれば、実施の形態１の効果に加え
て、読み出し時間を更に短縮できる。

【０１４６】

【発明の効果】本発明のシリアルアクセス機能付きアド
レスマルチプレクサメモリのテスト方式は、入力サイク
ルが簡素化される。

【図面の簡単な説明】

【図１】図１は、本実施の形態１に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
を示すブロック図である。

【図２】図２は、本実施の形態１に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
の動作を示すタイミングチャートである。

【図３】図３は、本実施の形態１に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
におけるメモリ空間の先頭アドレスを示す図である。

【図４】図４は、本実施の形態２に係るシリアルアクセ
ス機能付きアドレスマルチプレクサメモリのテスト方式
を示すブロック図である。

【図５】図５は、本実施の形態３に係るアドレスマルチ
プレクサを示すブロック図である。

【図６】図６は、本実施の形態３に係るアドレスマルチ
プレクサの動作を示すタイミングチャートである。

【図７】図７は、従来のシリアルアクセス機能付きアド
レスマルチプレクサメモリのテスト方式を示すブロック
図である。

【図８】図８は、従来のシリアルアクセス機能付きアド
レスマルチプレクサメモリのテスト方式における動作を
示すタイミングチャートである。

【符号の説明】

１ テスト回路 １ａ テストモード信号 ２ 入出力バッファ ３ コマンドレジスタ制御回路 ３ａ コマンドレジスタ制御信号 ４ アドレスレジスタ制御回路 ４ａ アドレスレジスタ制御信号 ５ コマンド及びアドレス入力制御クロック回路 ５ａ コマンド及びアドレス入力制御クロック信号 ６ アドレスレジスタインクリメント制御クロック回
路 ６ａ アドレスレジスタインクリメント制御クロック信
号 ７ コマンドレジスタＣＲ_Ｉ （Ｉ＝１〜Ｎ） ８ コマンドデコーダ ９ アドレスレジスタＡＲ_Ｊ （Ｊ＝１〜Ｍ） １０ カウンタＣ_Ｊ （Ｊ＝１〜Ｍ） １１ アドレスレジスタＡＲ_Ｍ＋Ｋ （Ｋ＝１〜Ｌ） １２ アドレスデコーダ １３ メモリセルアレイ １５ コマンド制御部 １６ アドレス制御部 １７ 記憶部 ２１ テスト回路 ２１ａ テストモード信号 ２２ 入出力バッファ ２３ コマンドレジスタ制御回路 ２３ａ コマンドレジスタ制御信号 ２４ アドレスレジスタ制御回路 ２４ａ アドレスレジスタ制御信号 ２５ コマンド及びアドレス入力制御クロック回路 ２５ａ コマンド及びアドレス入力制御クロック信号 ２６ アドレスレジスタインクリメント制御クロック
回路 ２６ａ アドレスレジスタインクリメント制御クロック
信号 ２７ コマンドレジスタＣＲ_Ｉ （Ｉ＝１〜Ｎ） ２８ コマンドデコーダ ２９ アドレスレジスタＡＲ_Ｊ （Ｊ＝１〜Ｍ） ３０ カウンタＣ_Ｊ （Ｊ＝１〜Ｍ） ３１ アドレスレジスタＡＲ_Ｍ＋Ｋ （Ｋ＝１〜Ｌ） ３２ アドレスデコーダ ３３ メモリセルアレイ ３５ コマンド制御部 ３６ アドレス制御部 ３７ 記憶部 ４１ テスト回路 ４１ａ テストモード信号 ４２ 入出力バッファ ４３ コマンドレジスタ制御回路 ４３ａ コマンドレジスタ制御信号 ４４ アドレスレジスタ制御回路 ４４ａ アドレスレジスタ制御信号 ４５ コマンド及びアドレス入力制御クロック回路 ４５ａ コマンド及びアドレス入力制御クロック信号 ４６ アドレスレジスタインクリメント制御クロック
回路 ４６ａ アドレスレジスタインクリメント制御クロック
信号 ４７ コマンドレジスタＣＲ_Ｉ （Ｉ＝１〜Ｎ） ４８ コマンドデコーダ ４９ アドレスレジスタＡＲ_Ｊ （Ｊ＝１〜Ｍ） ５０ カウンタＣ_Ｊ （Ｊ＝１〜Ｍ） ５１ アドレスレジスタＡＲ_Ｍ＋Ｋ （Ｋ＝１〜Ｌ） ５２ アドレスデコーダ ５３ メモリセルアレイ ５５ コマンド制御部 ５６ アドレス制御部 ５７ 記憶部 １０２ 入出力バッファ １０３ コマンドレジスタ制御回路 １０３ａ コマンドレジスタ制御信号 １０４ アドレスレジスタ制御回路 １０４ａ アドレスレジスタ制御信号 １０５ コマンド及びアドレス入力制御クロック回路 １０５ａ コマンド及びアドレス入力制御クロック信号 １０６ アドレスレジスタインクリメント制御クロッ
ク回路 １０６ａ アドレスレジスタインクリメント制御クロッ
ク信号 １０７ コマンドレジスタＣＲ_Ｉ （Ｉ＝１〜Ｎ） １０８ コマンドデコーダ １０９ アドレスレジスタＡＲ_Ｊ （Ｊ＝１〜Ｍ） １１０ カウンタＣ_Ｊ （Ｊ＝１〜Ｍ） １１１ アドレスレジスタＡＲ_Ｍ＋Ｋ （Ｋ＝１〜
Ｌ） １１２ アドレスデコーダ １１３ メモリセルアレイ １１５ コマンド制御部 １１６ アドレス制御部 １１７ 記憶部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のデータを記憶する複数のメモリセ
   ルを有するメモリセルアレイと、 複数のコマンドを入力し、前記メモリセルのテストを行
   うテストモードにおいて、前記入力されたコマンドを保
   持して前記コマンドの入力を拒否するように前記コマン
   ドを制御するコマンド制御部と、 複数のアドレスを入力し、前記テストモードにおいて、
   前記入力されたアドレスを保持して前記アドレスの入力
   を拒否するように前記アドレスを制御するアドレス制御
   部と、 前記コマンド制御部から出力された前記コマンドと前記
   アドレス制御部から出力された前記アドレスとに基づい
   て、前記複数のデータを連続的に読み出す記憶部とを含
   むシリアルアクセス機能付きアドレスマルチプレクサメ
   モリのテスト方式。
2. 【請求項２】 請求項１に記載のシリアルアクセス機能
   付きアドレスマルチプレクサメモリのテスト方式におい
   て、 更に、 前記テストモードにするためのテストモード信号を設定
   するテスト回路を含むシリアルアクセス機能付きアドレ
   スマルチプレクサメモリのテスト方式。
3. 【請求項３】 請求項２に記載のシリアルアクセス機能
   付きアドレスマルチプレクサメモリのテスト方式におい
   て、 前記コマンド制御部は、前記テストモード信号に従っ
   て、前記入力されたコマンドを保持し、 前記アドレス制御部は、前記テストモード信号に従っ
   て、前記入力されたアドレスを保持するシリアルアクセ
   ス機能付きアドレスマルチプレクサメモリのテスト方
   式。
4. 【請求項４】 請求項１乃至３のいずれか一項に記載の
   シリアルアクセス機能付きアドレスマルチプレクサメモ
   リのテスト方式において、 前記記憶部は、前記コマンドから前記メモリセルの読み
   出しを可能とする内部コマンドを設定するコマンドデコ
   ーダを備え、 前記記憶部は、前記内部コマンドと前記アドレスとに基
   づいて、前記複数のデータを連続的に読み出すシリアル
   アクセス機能付きアドレスマルチプレクサメモリのテス
   ト方式。
5. 【請求項５】 請求項４に記載のシリアルアクセス機能
   付きアドレスマルチプレクサメモリのテスト方式におい
   て、 前記記憶部は、 前記アドレスと、前記コマンドデコーダから出力された
   前記内部コマンドとを入力し、前記アドレスと前記内部
   コマンドとに基づいて、前記メモリセルアレイから特定
   の前記メモリセルを選択するための選択信号を設定する
   カウンタと、 前記選択信号に応答して、前記メモリセルを選択し、前
   記選択されたメモリセルに記憶された前記複数のデータ
   を読み出すアドレスデコーダとを更に備えるシリアルア
   クセス機能付きアドレスマルチプレクサメモリのテスト
   方式。
6. 【請求項６】 請求項５に記載のシリアルアクセス機能
   付きアドレスマルチプレクサメモリのテスト方式におい
   て、 更に、 前記カウンタにより設定された前記選択信号を前記アド
   レスデコーダに出力させるための制御クロック信号を設
   定する制御クロック回路を含むシリアルアクセス機能付
   きアドレスマルチプレクサメモリのテスト方式。
7. 【請求項７】 請求項５又は６に記載のシリアルアクセ
   ス機能付きアドレスマルチプレクサメモリのテスト方式
   において、 前記カウンタは、前記制御クロック信号に従って、前記
   アドレスデコーダに前記選択信号を出力し、 前記アドレスデコーダは、前記選択信号に応答して、前
   記メモリセルを選択し、前記選択されたメモリセルに記
   憶された前記複数のデータを連続的に読み出すシリアル
   アクセス機能付きアドレスマルチプレクサメモリのテス
   ト方式。
8. 【請求項８】 請求項１乃至７のいずれか一項に記載の
   シリアルアクセス機能付きアドレスマルチプレクサメモ
   リのテスト方式において、 更に、 前記コマンド及び前記アドレスを入力するための入力ク
   ロック信号を設定する入力クロック回路を含み、 前記コマンド制御部は、前記入力クロック信号に従って
   前記コマンドを入力し、 前記アドレス制御部は、前記入力クロック信号に従って
   前記アドレスを入力するシリアルアクセス機能付きアド
   レスマルチプレクサメモリのテスト方式。
9. 【請求項９】 請求項１乃至８のいずれか一項に記載の
   シリアルアクセス機能付きアドレスマルチプレクサメモ
   リのテスト方式において、 更に、 前記コマンドと前記アドレスとが入力され、読み出され
   た前記複数のデータが出力される入出力バッファを含む
   シリアルアクセス機能付きアドレスマルチプレクサメモ
   リのテスト方式。
10. 【請求項１０】 請求項９に記載のシリアルアクセス機
    能付きアドレスマルチプレクサメモリのテスト方式にお
    いて、 前記コマンド制御部は、前記入力クロック信号に従って
    前記入出力バッファからの前記コマンドを入力し、 前記アドレス制御部は、前記入力クロック信号に従って
    前記入出力バッファからの前記アドレスを入力するシリ
    アルアクセス機能付きアドレスマルチプレクサメモリの
    テスト方式。