JPH0228853A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0228853A JPH0228853A JP63181021A JP18102188A JPH0228853A JP H0228853 A JPH0228853 A JP H0228853A JP 63181021 A JP63181021 A JP 63181021A JP 18102188 A JP18102188 A JP 18102188A JP H0228853 A JPH0228853 A JP H0228853A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 3
- 101150046174 NIP2-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内蔵プログラムメモリの内容を保護する半導体
集積回路に関する。
集積回路に関する。
従来、同一基板上にプログラムメモリを内蔵して電卓、
ゲーム等に用いられる１チツプ１チツムマイコンとして
、第４図に示す構成のものがある。このＬＳＩＩ’はア
ドレスカウンタ１０．アドレスデコーダ１１．内蔵ＲＯ
Ｍ１２．演算制御回路１３．テスト制御回路１４および
出力回路１５から構成される。この１チツプマイコン１
′は、内蔵するテスト制御回路１４により、ＬＳＩのテ
スト時にアドレスカウント１０がアドレスを順次カウン
トすることにより、ＲＯＭアドレスをアドレスデコーダ
１１によりデコードし、プログラムを記憶した内蔵ＲＯ
Ｍ１２の内容を容易に、読出せる機能を備えている。
ゲーム等に用いられる１チツプ１チツムマイコンとして
、第４図に示す構成のものがある。このＬＳＩＩ’はア
ドレスカウンタ１０．アドレスデコーダ１１．内蔵ＲＯ
Ｍ１２．演算制御回路１３．テスト制御回路１４および
出力回路１５から構成される。この１チツプマイコン１
′は、内蔵するテスト制御回路１４により、ＬＳＩのテ
スト時にアドレスカウント１０がアドレスを順次カウン
トすることにより、ＲＯＭアドレスをアドレスデコーダ
１１によりデコードし、プログラムを記憶した内蔵ＲＯ
Ｍ１２の内容を容易に、読出せる機能を備えている。
このような従来の回路構成では、実動作時に不要なＲ□
Ｍデータの読出すことができる。この読出し機能は、第
三者としてもＲＯＭ１２上に記憶されているソフトウェ
アプログラムの内容を読出ず事を可能とし、そのソフト
ウェアの機密保護が困難であり、またＬＳＩが汎用のも
のであれば、ソフトウェアを含むＬＳＩのコピーが可能
となってしまうという問題がある。
Ｍデータの読出すことができる。この読出し機能は、第
三者としてもＲＯＭ１２上に記憶されているソフトウェ
アプログラムの内容を読出ず事を可能とし、そのソフト
ウェアの機密保護が困難であり、またＬＳＩが汎用のも
のであれば、ソフトウェアを含むＬＳＩのコピーが可能
となってしまうという問題がある。
本発明の目的は、このような問題を解決し、ＲＯＭアド
レス空間内の一部のアドレス領域をデコードし、その領
域のＲＯＭデータのＬＳＩ外への読出しを禁止すること
により、ソフトウェアプログラムの機密保護を可能とし
た半導体累積回路を提供することにある。
レス空間内の一部のアドレス領域をデコードし、その領
域のＲＯＭデータのＬＳＩ外への読出しを禁止すること
により、ソフトウェアプログラムの機密保護を可能とし
た半導体累積回路を提供することにある。
本発明の半導体集積回路装置の構成は、ＬＳＩを搭載し
た半導体基板に内蔵され少くともソフトウェアプログラ
ムを記憶したプログラムメモリを有する内蔵メモリと、
前記プログラムメモリのアドレスを発生するアドレス発
生回路およびアドレスデコーダと、前記プログラムメモ
リの内容を外部に読出す出力回路と、前記Ｌ Ｓ Ｉ外
部から入力されるテスト信号により前記プログラムメモ
リのアドレスを制御するアドレス制御信号を出力するテ
スト制御回路と、このテスト制御回路のアドレス制御信
号を前記アドレス発生回路のアドレスが所定アドレスと
なったとき前記アドレス制御信号をオフとし、または前
記出力回路の出力をオフとするよう制御するアドレス制
御回路との備えることを特徴とする。
た半導体基板に内蔵され少くともソフトウェアプログラ
ムを記憶したプログラムメモリを有する内蔵メモリと、
前記プログラムメモリのアドレスを発生するアドレス発
生回路およびアドレスデコーダと、前記プログラムメモ
リの内容を外部に読出す出力回路と、前記Ｌ Ｓ Ｉ外
部から入力されるテスト信号により前記プログラムメモ
リのアドレスを制御するアドレス制御信号を出力するテ
スト制御回路と、このテスト制御回路のアドレス制御信
号を前記アドレス発生回路のアドレスが所定アドレスと
なったとき前記アドレス制御信号をオフとし、または前
記出力回路の出力をオフとするよう制御するアドレス制
御回路との備えることを特徴とする。
次に本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。本実施
例は、ＬＳＩのテスト時特定アドレスのデコードを禁止
することによりプログラムメモリの読み出しを禁止する
ものでＬＳＩＩに内蔵されている。本実施例は、少なく
ともプログラムメモリを含む内蔵メモリ１２と、演算制
御回路１３と、この内蔵メモリ１２のアドレスを選択す
るアドレスデコーダ１１と、そのアドレスをカウントし
て出力するアドレスカウンター０と、ＬＳＩ外部から入
力されるテスト信号ＴＩＮによりアドレスカウンター０
及びアドレス信号を制御するゲートからなるアドレス信
号制御回路１７と、内蔵メモリ１２の内容をＬＳＩ外部
に出力する出力回路１５と、この出力回路１５を制御す
るテスト制御信号１６を発生するテスト制御回路１４と
により構成されている。
例は、ＬＳＩのテスト時特定アドレスのデコードを禁止
することによりプログラムメモリの読み出しを禁止する
ものでＬＳＩＩに内蔵されている。本実施例は、少なく
ともプログラムメモリを含む内蔵メモリ１２と、演算制
御回路１３と、この内蔵メモリ１２のアドレスを選択す
るアドレスデコーダ１１と、そのアドレスをカウントし
て出力するアドレスカウンター０と、ＬＳＩ外部から入
力されるテスト信号ＴＩＮによりアドレスカウンター０
及びアドレス信号を制御するゲートからなるアドレス信
号制御回路１７と、内蔵メモリ１２の内容をＬＳＩ外部
に出力する出力回路１５と、この出力回路１５を制御す
るテスト制御信号１６を発生するテスト制御回路１４と
により構成されている。
第２図は第１図のアドレス信号制御回路１７を示す回路
図である。アドレスカウンター０のアドレス信号出力Ａ
ｎ〜Ａ、〜Ａ０の内、任意の一部のアドレス信号Ａ。〜
Ａｆｆｌとテスト信号（ＴＣ）１６とを入力とするＮＡ
ＮＤゲートのアドレス禁止ゲート２１と、このゲート２
１の出力信号とアドレス信号Ａ。〜Ａ−の各々を入力と
するＡＮＤゲート２００〜２０ｔ〜２０ｆｆｉとか４な
り、これらゲート２００〜２０ｆｆｌの出力はアドレス
デコーダ１１に供給される。
図である。アドレスカウンター０のアドレス信号出力Ａ
ｎ〜Ａ、〜Ａ０の内、任意の一部のアドレス信号Ａ。〜
Ａｆｆｌとテスト信号（ＴＣ）１６とを入力とするＮＡ
ＮＤゲートのアドレス禁止ゲート２１と、このゲート２
１の出力信号とアドレス信号Ａ。〜Ａ−の各々を入力と
するＡＮＤゲート２００〜２０ｔ〜２０ｆｆｉとか４な
り、これらゲート２００〜２０ｆｆｌの出力はアドレス
デコーダ１１に供給される。
次に、第１図、第２図を用い本実施例の動作を説明する
。
。
ＬＳＩＩがテスト状態の場合、テスト信号ＴＩＮが入力
端子２から入力され、テスト制御回路１４が動作状態と
なり、このテスト制御回路１４でテスト制御信号１６が
アクティブ状態ｒ１ｊとなる。テスト信号１６はアドレ
スカウンタ１０．出力回路１５．アドレス制御回路１７
にも入力され、内蔵ＲＯＭ１２のメモリデータをテスト
するためアドレスカウンタ１０を順次カウントアツプす
るモードとし、ＲＱＭアドレスＡ。〜Ａｆｆｌは順次カ
ウントアツプされる。それと同時に、内蔵ＲＯＭ１２の
メモリデータを出力端子３がら出力するように、出力回
路１５の入力を演算制御回路１３から内蔵ＲＯＭ１２の
出力へと切換える。
端子２から入力され、テスト制御回路１４が動作状態と
なり、このテスト制御回路１４でテスト制御信号１６が
アクティブ状態ｒ１ｊとなる。テスト信号１６はアドレ
スカウンタ１０．出力回路１５．アドレス制御回路１７
にも入力され、内蔵ＲＯＭ１２のメモリデータをテスト
するためアドレスカウンタ１０を順次カウントアツプす
るモードとし、ＲＱＭアドレスＡ。〜Ａｆｆｌは順次カ
ウントアツプされる。それと同時に、内蔵ＲＯＭ１２の
メモリデータを出力端子３がら出力するように、出力回
路１５の入力を演算制御回路１３から内蔵ＲＯＭ１２の
出力へと切換える。
一方、ゲート２１はテスト信号１６がテスト状態「１」
で、ＲＯＭアドレスＡｎ〜Ａｌｌ１で選ばれるＲＯＭア
ドレス領域の一部が選択されるとｒ□、となり、ゲート
２．Ｏ，ｏ〜２０゜によりＲＯＭアドレスＡ。〜Ａ、、
、がアドレスデコーダ１１へ入力される事を禁止する。
で、ＲＯＭアドレスＡｎ〜Ａｌｌ１で選ばれるＲＯＭア
ドレス領域の一部が選択されるとｒ□、となり、ゲート
２．Ｏ，ｏ〜２０゜によりＲＯＭアドレスＡ。〜Ａ、、
、がアドレスデコーダ１１へ入力される事を禁止する。
このためＲＯＭアドレスＡ １１〜Ａ□で選ばれるアド
レス領域はアドレスデコーダ１１でデコードされずに内
蔵ＲＯＭ１２のデータはＬＳＩＩの外部には出力されな
い事になる。
レス領域はアドレスデコーダ１１でデコードされずに内
蔵ＲＯＭ１２のデータはＬＳＩＩの外部には出力されな
い事になる。
本実施例は、アドレスデコーダの入力を制御する事によ
り、内蔵ＲＯＭ１２プログラムメモリデータのＬＳＩ外
部への読出しを禁止したものであるが、他の実施例とし
て第３図に示す様に、ナス１〜時ＲＯＭの一部のアドレ
ス領域を選択するゲート７′の出力を用いて出力回路１
５を禁止するように制御する事によっても、同様にメモ
リデータのＬＳＩ外部への読出しを禁止する事が出来る
。
り、内蔵ＲＯＭ１２プログラムメモリデータのＬＳＩ外
部への読出しを禁止したものであるが、他の実施例とし
て第３図に示す様に、ナス１〜時ＲＯＭの一部のアドレ
ス領域を選択するゲート７′の出力を用いて出力回路１
５を禁止するように制御する事によっても、同様にメモ
リデータのＬＳＩ外部への読出しを禁止する事が出来る
。
以上説明したように本発明は、テスト時にプログラムメ
モリの内容を外部に読出し可能となっている電卓、ゲー
ム用等の１チツプマイクロコンピユータにおいて、同一
基板内に内蔵するプログラムメモリのアドレス空間の一
部アドレス領域についてのメモリ内容の外部読出しを禁
止する事によって、第三者によるソフトウェアのコピー
などからソフトウェアプログラムの保護を可能とするど
い効果がある。
モリの内容を外部に読出し可能となっている電卓、ゲー
ム用等の１チツプマイクロコンピユータにおいて、同一
基板内に内蔵するプログラムメモリのアドレス空間の一
部アドレス領域についてのメモリ内容の外部読出しを禁
止する事によって、第三者によるソフトウェアのコピー
などからソフトウェアプログラムの保護を可能とするど
い効果がある。
第１図は本発明の一実施例のＬＳＩのブロック図、第２
図は第１図のアドレス制御回路の一例の回路図、第３図
は本発明の第２の実施例のブロック図、第４図は従来の
半導体集積回路の一例のブロック図である。 １・・・ＬＳＩ、２・・・テスト信号Ｔ１Ｎ入力端子、
３・・・ＲＯＭデータ出力端子、１０・・・アドレスカ
ウンタ、１１・・・アドレスデコーダ、１２・・・内蔵
ＲＯＭ、１３・・・演算制御回路、１４・・・テスト制
御回路、１５・・・出力回路、］６・・・テスト制御信
号、１７．１７′・・・アドレス信号制御回路、２００
〜２０□・・・ＡＮＤゲート、２１・・・アドレス禁止
ゲート、Ａｏ〜Ａ１１〜Ａ□・・・アドレスカウンタ出
力信号。
図は第１図のアドレス制御回路の一例の回路図、第３図
は本発明の第２の実施例のブロック図、第４図は従来の
半導体集積回路の一例のブロック図である。 １・・・ＬＳＩ、２・・・テスト信号Ｔ１Ｎ入力端子、
３・・・ＲＯＭデータ出力端子、１０・・・アドレスカ
ウンタ、１１・・・アドレスデコーダ、１２・・・内蔵
ＲＯＭ、１３・・・演算制御回路、１４・・・テスト制
御回路、１５・・・出力回路、］６・・・テスト制御信
号、１７．１７′・・・アドレス信号制御回路、２００
〜２０□・・・ＡＮＤゲート、２１・・・アドレス禁止
ゲート、Ａｏ〜Ａ１１〜Ａ□・・・アドレスカウンタ出
力信号。
Claims (1)
- ＬＳＩを搭載した半導体基板に内蔵され少くともソフト
ウェアプログラムを記憶したプログラムメモリを有する
内蔵メモリと、前記プログラムメモリのアドレスを発生
するアドレス発生回路およびアドレスデコーダと、前記
プログラムメモリの内容を外部に読出す出力回路と、前
記ＬＳＩ外部から入力されるテスト信号により前記プロ
グラムメモリのアドレスを制御するアドレス制御信号を
出力するテスト制御回路と、このテスト制御回路のアド
レス制御信号を前記アドレス発生回路のアドレスが所定
アドレスとなったとき前記アドレス制御信号をオフとし
、または前記出力回路の出力をオフとするよう制御する
アドレス制御回路とを備えることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181021A JPH0228853A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181021A JPH0228853A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228853A true JPH0228853A (ja) | 1990-01-30 |
Family
ID=16093374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181021A Pending JPH0228853A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646935B2 (en) | 2001-01-17 | 2003-11-11 | Nec Electronics Corporation | Semiconductor memory device for reducing number of input cycles for inputting test pattern |
-
1988
- 1988-07-19 JP JP63181021A patent/JPH0228853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646935B2 (en) | 2001-01-17 | 2003-11-11 | Nec Electronics Corporation | Semiconductor memory device for reducing number of input cycles for inputting test pattern |
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