JPH01232452A - ワンチッププロセッサ - Google Patents
ワンチッププロセッサInfo
- Publication number
- JPH01232452A JPH01232452A JP63058444A JP5844488A JPH01232452A JP H01232452 A JPH01232452 A JP H01232452A JP 63058444 A JP63058444 A JP 63058444A JP 5844488 A JP5844488 A JP 5844488A JP H01232452 A JPH01232452 A JP H01232452A
- Authority
- JP
- Japan
- Prior art keywords
- read
- eprom
- program
- processor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムの読み出し保護を図ったワンチッ
ププロセッサに関する。
ププロセッサに関する。
プロセッサ関連の゛技術として高性能なプロセッサが次
々に開発されていく一方で、汎用になったプロセッサは
その周辺回路を含め°ζワンチップ化される傾向にある
。ワンチップ化に当っては、主要な周辺回路としてラン
ダムアクセスメモリ （ＲＡＭ）やプログラム格納の為
の読み出し専用メモリ （ＲＯＭ＞等がワンチップ化さ
れる。特にこの様な汎用をねらったワンチッププロセッ
サとしては、種々のシステムに対応できる様にＲＯＭは
消去可能なＥＰＲＯＭを用いることが多い。例えば信号
処理プロセッサとして、μＰ０７７Ｐ２０（日本電気株
式会社製）等が良い例である。
々に開発されていく一方で、汎用になったプロセッサは
その周辺回路を含め°ζワンチップ化される傾向にある
。ワンチップ化に当っては、主要な周辺回路としてラン
ダムアクセスメモリ （ＲＡＭ）やプログラム格納の為
の読み出し専用メモリ （ＲＯＭ＞等がワンチップ化さ
れる。特にこの様な汎用をねらったワンチッププロセッ
サとしては、種々のシステムに対応できる様にＲＯＭは
消去可能なＥＰＲＯＭを用いることが多い。例えば信号
処理プロセッサとして、μＰ０７７Ｐ２０（日本電気株
式会社製）等が良い例である。
従来のワンチッププロセッサでは、書き込まれているプ
ログラムを読み出しパルスにより読み出すことができる
ので、プログラムの保護が不可能であった。
ログラムを読み出しパルスにより読み出すことができる
ので、プログラムの保護が不可能であった。
本発明の目的は、プログラムの保護（他人に読まれない
）を図ったワンチッププロセッサを提供することにある
。
）を図ったワンチッププロセッサを提供することにある
。
本発明は、１つのチップの中に、プロセッサと消去可能
なプログラマブル読み出し専用メモリとヲ少すくとも有
するワンチッププロセッサにおいて、 前記読み出し専用メモリと外部データバスとの間に接続
された双方向ゲートと、 外部から前記読み出し専用メモリに対して読み出しパル
スが人力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とする。
なプログラマブル読み出し専用メモリとヲ少すくとも有
するワンチッププロセッサにおいて、 前記読み出し専用メモリと外部データバスとの間に接続
された双方向ゲートと、 外部から前記読み出し専用メモリに対して読み出しパル
スが人力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とする。
第１図は、本発明の一実施例であるワンチッププロセッ
サの基本的構成を示す。このワンチッププロセッサは、
プロセッサｌと、このプロセッサにより自由に読み出す
ことができる消去可能なプログラマブル読み出し専用メ
モリ （ＥＰＲＯＭ）２と、ＥＰＲＯＭ２と外部データ
バス１２との間に接続される双方向ゲート３と、外部か
らＥＰＲＯＭ２に対して読み出し専用パルスが入力され
た時にＥＰＲＯＭ２の或るビットの状態により双方向ゲ
ート３を制御する制御回路４とから構成されている。
サの基本的構成を示す。このワンチッププロセッサは、
プロセッサｌと、このプロセッサにより自由に読み出す
ことができる消去可能なプログラマブル読み出し専用メ
モリ （ＥＰＲＯＭ）２と、ＥＰＲＯＭ２と外部データ
バス１２との間に接続される双方向ゲート３と、外部か
らＥＰＲＯＭ２に対して読み出し専用パルスが入力され
た時にＥＰＲＯＭ２の或るビットの状態により双方向ゲ
ート３を制御する制御回路４とから構成されている。
プロセッサ１とＥＰＲＯＭ２との間は、内部バス１３で
接続され、内部バス１３は双方向ゲート３を経て外部バ
ス１２と接続されている。
接続され、内部バス１３は双方向ゲート３を経て外部バ
ス１２と接続されている。
以上のような構成のワンチソププロセ・ノサの動作を、
第２図のフローチャートを参照しながら説明する。
第２図のフローチャートを参照しながら説明する。
端子１１よりＥＰＲＯＭ２の内容を外部に読み出す命令
が発生した時（ステ・ノブ２４）、制御回路４はＥＰＲ
ＯＭ２の或るアドレスのビットの情報により、ＥＰＲＯ
Ｍの内容が保護されているのかを判定しくステップ２６
）、その結果、保護されている場合は双方向ゲート３を
閉じ（ステップ２７）、保護されていない場合はゲート
３を開く （ステップ２９）。したがって、ＥＰＲＯＭ
２の内容が保護されている場合には、プログラムの読み
出しが不可能となる。
が発生した時（ステ・ノブ２４）、制御回路４はＥＰＲ
ＯＭ２の或るアドレスのビットの情報により、ＥＰＲＯ
Ｍの内容が保護されているのかを判定しくステップ２６
）、その結果、保護されている場合は双方向ゲート３を
閉じ（ステップ２７）、保護されていない場合はゲート
３を開く （ステップ２９）。したがって、ＥＰＲＯＭ
２の内容が保護されている場合には、プログラムの読み
出しが不可能となる。
ＥＰＲＯＭ２への前記ビットの書き込みは、通常のデー
タを書き込むのと同様の操作で行え、−度書き込むとデ
ータ共々消去しない限り （ステップ２５．２８） 、
保護を解除することはできない。
タを書き込むのと同様の操作で行え、−度書き込むとデ
ータ共々消去しない限り （ステップ２５．２８） 、
保護を解除することはできない。
なお、プログラムの書き込み、ベリファイ用の外部への
読み出し、消去等は通常と何ら変わりなく行える。例え
ば、プログラムの書き込みは、外部から吉き込み命令を
入力しくステップ２３）、プログラムを書き込む（ステ
ップ３０）ことにより行う。
読み出し、消去等は通常と何ら変わりなく行える。例え
ば、プログラムの書き込みは、外部から吉き込み命令を
入力しくステップ２３）、プログラムを書き込む（ステ
ップ３０）ことにより行う。
以上説明したように本実施例によれば、プログラムの書
き込みと同様に或るビットを変化させ保護モードにする
と、外部より読み出しがかかった時、ゲートが閉じられ
て外部に読み出すことが不可能となる。この保護を解除
するには、プログラムデータと同様に紫外線等により消
去しなくてはならないが、同時にプログラムも消去され
るので、−度保護してしまとプログラムを読むことはで
きない。
き込みと同様に或るビットを変化させ保護モードにする
と、外部より読み出しがかかった時、ゲートが閉じられ
て外部に読み出すことが不可能となる。この保護を解除
するには、プログラムデータと同様に紫外線等により消
去しなくてはならないが、同時にプログラムも消去され
るので、−度保護してしまとプログラムを読むことはで
きない。
第１図の実施例の具体的構成例を、第３図に示す。
プログラム専用のＥＰＲＯＭ２は、内部でプログラムＥ
Ｐ ＲＯＭ２１と保護ＥＰＲＯＭ２２とに分かれる。
Ｐ ＲＯＭ２１と保護ＥＰＲＯＭ２２とに分かれる。
両ＥＰＲＯＭともに内部バス１３には読み出し可能であ
る。さらに保護ＥＦＲＯＭ２２の出力は、直接制御回路
４のＡＮＤゲート４１に入っている。
る。さらに保護ＥＦＲＯＭ２２の出力は、直接制御回路
４のＡＮＤゲート４１に入っている。
制御回路４は、論理レベルで読み出し命令端子１１が“
１”、保護ＥＰＲＯＭ２２力＜１′のときのみ出力“１
”で、双方向ゲート３を開くことができる。よって、保
護ＥＰＲＯＭ２２が“１”のときは読み出し可能であり
、０”のときは保護され読み出し不可能となる。
１”、保護ＥＰＲＯＭ２２力＜１′のときのみ出力“１
”で、双方向ゲート３を開くことができる。よって、保
護ＥＰＲＯＭ２２が“１”のときは読み出し可能であり
、０”のときは保護され読み出し不可能となる。
〔発明の効果〕、
以上説明したように本発明によれば、汎用７ワンチツプ
プロセツサに組み込んだプログラムを保護することが可
能となる。
プロセツサに組み込んだプログラムを保護することが可
能となる。
【図面の簡単な説明】
第１図は、本発明の一実施例のブロック図、第２図は、
第１図の実施例の動作を説明するためのフローチャート
、 第３図は、第１図の実施例の具体的構成例を示すブロッ
ク図である。 １・・・プロセッサ ２・・・消去可能な読み出し専用メモリ３・・・双方向
ゲート ４・・・制御回路 代理人 弁理士 岩 佐 義 幸 第１図 第３図
第１図の実施例の動作を説明するためのフローチャート
、 第３図は、第１図の実施例の具体的構成例を示すブロッ
ク図である。 １・・・プロセッサ ２・・・消去可能な読み出し専用メモリ３・・・双方向
ゲート ４・・・制御回路 代理人 弁理士 岩 佐 義 幸 第１図 第３図
Claims (1)
- （１）１つのチップの中に、プロセッサと消去可能なプ
ログラマブル読み出し専用メモリとを少なくとも有する
ワンチッププロセッサにおいて、前記読み出し専用メモ
リと外部データバスとの間に接続された双方向ゲートと
、 外部から前記読み出し専用メモリに対して読み出しパル
スが入力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とするワンチッププロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058444A JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058444A JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01232452A true JPH01232452A (ja) | 1989-09-18 |
Family
ID=13084572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058444A Pending JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232452A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5860123A (en) * | 1995-05-01 | 1999-01-12 | Nec Corporation | One-chip CPU |
| JP2003044457A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | データプロセッサ |
| US6885607B2 (en) | 2003-03-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having security technology |
| GB2427720A (en) * | 2005-06-24 | 2007-01-03 | Sigmatel Inc | Read access protection of a non-volatile memory |
-
1988
- 1988-03-14 JP JP63058444A patent/JPH01232452A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5860123A (en) * | 1995-05-01 | 1999-01-12 | Nec Corporation | One-chip CPU |
| JP2003044457A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | データプロセッサ |
| US6885607B2 (en) | 2003-03-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having security technology |
| GB2427720A (en) * | 2005-06-24 | 2007-01-03 | Sigmatel Inc | Read access protection of a non-volatile memory |
| GB2427720B (en) * | 2005-06-24 | 2010-11-17 | Sigmatel Inc | System and method of using a protected non-volatile memory |
| US8639946B2 (en) | 2005-06-24 | 2014-01-28 | Sigmatel, Inc. | System and method of using a protected non-volatile memory |
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